JPH03240839A - ファームウェア実行アドレストレーサ - Google Patents
ファームウェア実行アドレストレーサInfo
- Publication number
- JPH03240839A JPH03240839A JP2038903A JP3890390A JPH03240839A JP H03240839 A JPH03240839 A JP H03240839A JP 2038903 A JP2038903 A JP 2038903A JP 3890390 A JP3890390 A JP 3890390A JP H03240839 A JPH03240839 A JP H03240839A
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- JP
- Japan
- Prior art keywords
- address
- trace memory
- execution
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- Pending
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- 239000000700 radioactive tracer Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラムの制御回路の実行アドレス
のトレースを行うためのファームウェア実行アドレスト
レーサに関する。
のトレースを行うためのファームウェア実行アドレスト
レーサに関する。
従来、この種のアドレストレーサはトレース開始指示が
あったアドレスからトレース停止指示があった区間のフ
ァームウェア実行アドレスの記録を行っている。しかし
記録を行うメモリの容量には制限があるため、メモリ容
量−杯に書込まれた場合は、一番古く書込まれたメモリ
番地から順次上書きされるような構造となっている。
あったアドレスからトレース停止指示があった区間のフ
ァームウェア実行アドレスの記録を行っている。しかし
記録を行うメモリの容量には制限があるため、メモリ容
量−杯に書込まれた場合は、一番古く書込まれたメモリ
番地から順次上書きされるような構造となっている。
上述した従来のファームウェア実行アドレストレーサは
、ファームウェアがループしている部分も判断しないで
無条件にトレースメモリに記録を行うため、アドレスト
レースを行う区間にこのループがあるとアドレストレー
スには不必要なループの記録が多数トレースメモリ内に
残り、本来必要なトレース記録がアドレストレースメモ
リの容量の制限で残らないという欠点がある。
、ファームウェアがループしている部分も判断しないで
無条件にトレースメモリに記録を行うため、アドレスト
レースを行う区間にこのループがあるとアドレストレー
スには不必要なループの記録が多数トレースメモリ内に
残り、本来必要なトレース記録がアドレストレースメモ
リの容量の制限で残らないという欠点がある。
本発明のトレーサは、マイクロプログラム制御回路の実
行アドレスのトレースを行うためのファームウェア実行
アドレストレーサにおいて、実行アドレスのトレースを
記憶するアドレストレースメモリと、 該アドレストレースメモリへの書込みアドレスを指示す
るためのアドレスカウンタと、マイクロ命令が条件付分
岐命令であることを検出するコマンドデコーダと、 現在の実行アドレスから分岐先のアドレスとの差分を算
出し、前記アドレスカウンタに保持しているアドレス値
からこの差分の減算を行うアドレス演算部と、 該演算結果を設定し前記アドレストレースメモリの読取
アドレスを生成する読取アドレスカウンタと、 前記コマンドデコーダの条件付分岐命令を検出した後に
前記読取アドレスカウンタが示す番地の前記アドレスト
レースメモリの内容とマイクロプログラムの実行アドレ
スとの比較を行うアドレス比較部と、 該アドレス比較部での比較結果が等しい場合、前記アド
レストレースメモリへの実行アドレスの書込を禁止する
書込制御部とを有することを特徴とする。
行アドレスのトレースを行うためのファームウェア実行
アドレストレーサにおいて、実行アドレスのトレースを
記憶するアドレストレースメモリと、 該アドレストレースメモリへの書込みアドレスを指示す
るためのアドレスカウンタと、マイクロ命令が条件付分
岐命令であることを検出するコマンドデコーダと、 現在の実行アドレスから分岐先のアドレスとの差分を算
出し、前記アドレスカウンタに保持しているアドレス値
からこの差分の減算を行うアドレス演算部と、 該演算結果を設定し前記アドレストレースメモリの読取
アドレスを生成する読取アドレスカウンタと、 前記コマンドデコーダの条件付分岐命令を検出した後に
前記読取アドレスカウンタが示す番地の前記アドレスト
レースメモリの内容とマイクロプログラムの実行アドレ
スとの比較を行うアドレス比較部と、 該アドレス比較部での比較結果が等しい場合、前記アド
レストレースメモリへの実行アドレスの書込を禁止する
書込制御部とを有することを特徴とする。
第１図は本発明の一実施例のブロック図である。
クロック１は、マイクロプログラム制御部に使用されて
いる基本クロックである。アドレス２はマイクロプログ
ラム制御部のマイクロプログラムアドレスである。
いる基本クロックである。アドレス２はマイクロプログ
ラム制御部のマイクロプログラムアドレスである。
インストラクション３はマイクロプログラム制御部のマ
イクロコードである。リードカウンタ４はクロックｌに
よりカウントアツプしアドレストレースメモリから読出
す番地を指示する。ライトカウンタ５はりｐツクｌによ
りカウントアツプしアドレストレースメモリにマイクロ
プログラムアドレスを書込む番地を指示する。
イクロコードである。リードカウンタ４はクロックｌに
よりカウントアツプしアドレストレースメモリから読出
す番地を指示する。ライトカウンタ５はりｐツクｌによ
りカウントアツプしアドレストレースメモリにマイクロ
プログラムアドレスを書込む番地を指示する。
アドレストレースメモリ６はマイクロプログラムアドレ
スの記録を行う。
スの記録を行う。
アドレス演算器７は条件付分岐命令のインストラクショ
ン内の相対分岐情報（現在の実行アドレスから分岐先ア
ドレスの差を示す）の値をライトカウンタ値より減算し
リードカウンタ４に出力する。アドレス比較器８はリー
ドカウンタにより指示されたアドレストレースメモリ６
の内容トマイクロプログラムアドレスとの比較を行う。
ン内の相対分岐情報（現在の実行アドレスから分岐先ア
ドレスの差を示す）の値をライトカウンタ値より減算し
リードカウンタ４に出力する。アドレス比較器８はリー
ドカウンタにより指示されたアドレストレースメモリ６
の内容トマイクロプログラムアドレスとの比較を行う。
コマンドデコーダ９はインストラクションが条件付分岐
命令であることを判断する。書込み制御部１０はコマン
ドデコーダ９及びアドレス比較器８の出力からアドレス
トレースメモリ６への書込み信号を生成する。
命令であることを判断する。書込み制御部１０はコマン
ドデコーダ９及びアドレス比較器８の出力からアドレス
トレースメモリ６への書込み信号を生成する。
トレースデータ出力１１はアドレストレースメモリ６か
らのトレースデータの読出しに使用する。
らのトレースデータの読出しに使用する。
リセット１２はリードアドレスカウンタ４及びライトア
ドレスカウンタ５のリセットをマイクロフログラム制御
部から指示するために使用される。
ドレスカウンタ５のリセットをマイクロフログラム制御
部から指示するために使用される。
次に本発明の動作について説明する。
インストラクション３が条件付分岐命令以外のときは、
書込み制御部１０から書込信号が出力され、マイクロプ
ログラムアドレス２がライトアドレスカウンタ５で指示
されるアドレストレースメモリ６の番地に書込まれる。
書込み制御部１０から書込信号が出力され、マイクロプ
ログラムアドレス２がライトアドレスカウンタ５で指示
されるアドレストレースメモリ６の番地に書込まれる。
ライト７ドレスカウンタ５はクロックｌによりカウント
アツプされ順次マイクロプログラムアドレス２が書込ま
れる。
アツプされ順次マイクロプログラムアドレス２が書込ま
れる。
コマンドデコーダが条件付分岐命令を検出すると、イン
ストラクション内の現在の実行アドレスと分岐先アドレ
スの差を示す値とライトアドレスカウンタの値がアドレ
ス演算器７に入力されリードアドレスが生成される。リ
ードアドレスはリードアドレスカウンタ４に設定されこ
の出力でアドレストレースメモリ６の読出しが行われる
。
ストラクション内の現在の実行アドレスと分岐先アドレ
スの差を示す値とライトアドレスカウンタの値がアドレ
ス演算器７に入力されリードアドレスが生成される。リ
ードアドレスはリードアドレスカウンタ４に設定されこ
の出力でアドレストレースメモリ６の読出しが行われる
。
アドレストレースメモリ６から読出されたデータはアド
レス比較器８でマイクロプログラムアドレス２との比較
が行われる。この比較が一致している間は、書込み制御
部ｌＯに一致信号を出力し書込み信号の送出を禁止する
と共にライトアドレスカウンタ５のカウントアツプをも
禁止する。これによりファームウェアのループ部分がア
ドレストレースメモリ６に書込みが禁止される。
レス比較器８でマイクロプログラムアドレス２との比較
が行われる。この比較が一致している間は、書込み制御
部ｌＯに一致信号を出力し書込み信号の送出を禁止する
と共にライトアドレスカウンタ５のカウントアツプをも
禁止する。これによりファームウェアのループ部分がア
ドレストレースメモリ６に書込みが禁止される。
アドレストレースメモリ６の内容を読出す場合は、リセ
ット１２によりリードアドレスカウンタをリセットしク
ロックｌにより順次カウントアツプすることによりトレ
ースデータ出力１１から読出すことが出来る。
ット１２によりリードアドレスカウンタをリセットしク
ロックｌにより順次カウントアツプすることによりトレ
ースデータ出力１１から読出すことが出来る。
以上説明したように本発明は、条件付分岐命令検出時ア
ドレストレースメモリの内容と実行アドレスを比較する
ことにより、ファームウェアのループしているアドレス
トレースがアドレストレースメモリ内に記録されること
を禁止する。
ドレストレースメモリの内容と実行アドレスを比較する
ことにより、ファームウェアのループしているアドレス
トレースがアドレストレースメモリ内に記録されること
を禁止する。
これにより、限られた容量しかないアドレストレースメ
モリを有効に使用することが可能となる。
モリを有効に使用することが可能となる。
また障害等でファームウェアのループでストールしてい
るような場合でもループする以前の有効トレース情報を
アドレストレースメモリに残すことが可能となる。
るような場合でもループする以前の有効トレース情報を
アドレストレースメモリに残すことが可能となる。
第１図は本発明の一実施例のブロック図である。
１・・・・・・クロック、２・・・・・・マイクロプロ
グラムアドレス、３・・・・・・インストラクション、
４・・・・・・リードアドレスカウンタ、５・・・・・
・ライトアドレスカウンタ、６・・・・・・アドレスト
レースメモリ、７・・・・・・アドレス演算器、８・・
・・・・アドレス比較器、９・・・・・・コマンドデコ
ーダ、１０・・・・・・書込み制御部、１１・・・・・
・トレースデータ出力、１２・・・・・・リセット。
グラムアドレス、３・・・・・・インストラクション、
４・・・・・・リードアドレスカウンタ、５・・・・・
・ライトアドレスカウンタ、６・・・・・・アドレスト
レースメモリ、７・・・・・・アドレス演算器、８・・
・・・・アドレス比較器、９・・・・・・コマンドデコ
ーダ、１０・・・・・・書込み制御部、１１・・・・・
・トレースデータ出力、１２・・・・・・リセット。
Claims (1)
- 【特許請求の範囲】 マイクロプログラム制御回路の実行アドレスのトレース
を行うためのファームウェア実行アドレストレーサにお
いて、 実行アドレスのトレースを記憶するアドレストレースメ
モリと、 該アドレストレースメモリへの書込みアドレスを指示す
るためのアドレスカウンタと、 マイクロ命令が条件付分岐命令であることを検出するコ
マンドデコーダと、 現在の実行アドレスから分岐先のアドレスとの差分を算
出し、前記アドレスカウンタに保持しているアドレス値
からこの差分の減算を行うアドレス演算部と、 該演算結果を設定し前記アドレストレースメモリの読取
アドレスを生成する読取アドレスカウンタと、 前記コマンドデコーダの条件付分岐命令を検出した後に
前記読取アドレスカウンタが示す番地の前記アドレスト
レースメモリの内容とマイクロプログラムの実行アドレ
スとの比較を行うアドレス比較部と、 該アドレス比較部での比較結果が等しい場合、前記アド
レストレースメモリへの実行アドレスの書込を禁止する
書込制御部とを有することを特徴とするファームウェア
実行アドレストレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038903A JPH03240839A (ja) | 1990-02-19 | 1990-02-19 | ファームウェア実行アドレストレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2038903A JPH03240839A (ja) | 1990-02-19 | 1990-02-19 | ファームウェア実行アドレストレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240839A true JPH03240839A (ja) | 1991-10-28 |
Family
ID=12538154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2038903A Pending JPH03240839A (ja) | 1990-02-19 | 1990-02-19 | ファームウェア実行アドレストレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240839A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633973B1 (en) | 1999-12-24 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Trace control circuit adapted for high-speed microcomputer operation |
| JP2024096455A (ja) * | 2019-10-18 | 2024-07-12 | ローム株式会社 | トレース回路、半導体装置、トレーサ、トレースシステム、トレース方法 |
-
1990
- 1990-02-19 JP JP2038903A patent/JPH03240839A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633973B1 (en) | 1999-12-24 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Trace control circuit adapted for high-speed microcomputer operation |
| US6996704B2 (en) | 1999-12-24 | 2006-02-07 | Renesas Technology Corp. | Trace control circuit adapted for high-speed microcomputer operation |
| JP2024096455A (ja) * | 2019-10-18 | 2024-07-12 | ローム株式会社 | トレース回路、半導体装置、トレーサ、トレースシステム、トレース方法 |
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