JPS60151749A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60151749A JPS60151749A JP59005693A JP569384A JPS60151749A JP S60151749 A JPS60151749 A JP S60151749A JP 59005693 A JP59005693 A JP 59005693A JP 569384 A JP569384 A JP 569384A JP S60151749 A JPS60151749 A JP S60151749A
- Authority
- JP
- Japan
- Prior art keywords
- store
- buffer
- instruction
- processing device
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 67
- 230000010365 information processing Effects 0.000 claims description 12
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置に関し、特に演算処理装置とこの
演算処理装置により索引される主記憶装置の内容の一部
である複数のオペランドを記憶するオイラント゛バッフ
ァメモリとの組合わせを少なくとも１組と、命令処理装
置とこの命令処理装置により索引される主記憶装置の内
容の一部である複数の命令を記憶する命令バッファメモ
リとの組合せを少なくとも１組有する情報処理装置のス
トアバッファ方式に関する。
演算処理装置により索引される主記憶装置の内容の一部
である複数のオペランドを記憶するオイラント゛バッフ
ァメモリとの組合わせを少なくとも１組と、命令処理装
置とこの命令処理装置により索引される主記憶装置の内
容の一部である複数の命令を記憶する命令バッファメモ
リとの組合せを少なくとも１組有する情報処理装置のス
トアバッファ方式に関する。
この種の情報処理装置に演算処理装置から主記憶装置へ
のストアリクエストを保持するストアバッファを設ける
場合、このストアバッファ内の上記ストアリクエストが
後続の命令処理装置又は演算処理装置から発せられるリ
ードリクエストに反映されなければならず、上記ストア
バッファ内の上記ストアリクエストのアドレスと上記リ
ードリフニス）・のアドレスとの一致を検出する必要が
ある。
のストアリクエストを保持するストアバッファを設ける
場合、このストアバッファ内の上記ストアリクエストが
後続の命令処理装置又は演算処理装置から発せられるリ
ードリクエストに反映されなければならず、上記ストア
バッファ内の上記ストアリクエストのアドレスと上記リ
ードリフニス）・のアドレスとの一致を検出する必要が
ある。
しかしながら、ストアバッファが一つの場合には、命令
処理装置からのリードリクエストと演算処理装置からの
リードリクエストに対して、それぞれ上記の如き一致を
同時に検出することは困難であシ、どちらかの検出が待
たされることになり。
処理装置からのリードリクエストと演算処理装置からの
リードリクエストに対して、それぞれ上記の如き一致を
同時に検出することは困難であシ、どちらかの検出が待
たされることになり。
性能の低下を招く。
本発明の目的は、演算処理装置及び命令処理装置に対応
させてそれぞれストアバッファを設けることによシ、こ
れらの演算処理装置及び命令処理装置から発せられた各
々のリードリクエストに対して演算処理装置に対応した
ストアバッファと命令処理装置に対応したストアバッフ
ァの内容との一致を同時に検出できるようにした情報処
理装置を提供することにある。
させてそれぞれストアバッファを設けることによシ、こ
れらの演算処理装置及び命令処理装置から発せられた各
々のリードリクエストに対して演算処理装置に対応した
ストアバッファと命令処理装置に対応したストアバッフ
ァの内容との一致を同時に検出できるようにした情報処
理装置を提供することにある。
本発明の他の目的は、上記ストアバッファの金物量を小
さくした情報処理装置を提供することにある。
さくした情報処理装置を提供することにある。
本発明は、少なくとも１つの演算処理装置とこれに対応
するオペランドバッファメモリ及び少なくとも１つの命
令処理装置とこれに対応する命令バッファメモリを有す
る情報処理装置において。
するオペランドバッファメモリ及び少なくとも１つの命
令処理装置とこれに対応する命令バッファメモリを有す
る情報処理装置において。
上記演算処理装置及び命令処理装置に対応させてそれぞ
れ、上記演算処理装置から主記憶装置へ送出されるスト
アリクエストの情報を保持するストアバ、ファを設け、
しかも上記演算処理装置によりこれに対応する上記スト
アバッファ内のストアリクエストの情報を検索する手段
と、上記命令処理装置によりこれに対応する上記ストア
バッファ内のストアリクエストの情報を検索する手段と
を設けた情報処理装置である。特に、上記演算処理装置
に対応するストアバッファは、ストア・クツファとして
必要なストアリクエストの情報をすべて保持し、命令処
理装置に対応するストア・クソファは、上記必要な情報
の一部を保持するようにしたことを特徴とする。
れ、上記演算処理装置から主記憶装置へ送出されるスト
アリクエストの情報を保持するストアバ、ファを設け、
しかも上記演算処理装置によりこれに対応する上記スト
アバッファ内のストアリクエストの情報を検索する手段
と、上記命令処理装置によりこれに対応する上記ストア
バッファ内のストアリクエストの情報を検索する手段と
を設けた情報処理装置である。特に、上記演算処理装置
に対応するストアバッファは、ストア・クツファとして
必要なストアリクエストの情報をすべて保持し、命令処
理装置に対応するストア・クソファは、上記必要な情報
の一部を保持するようにしたことを特徴とする。
次に９本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例として命令処理装置と演算処
理装置とがそれぞれ１つの場合の情報処理装置のブロッ
ク構成を示す。１は命令処理装置。
理装置とがそれぞれ１つの場合の情報処理装置のブロッ
ク構成を示す。１は命令処理装置。
２は演算処理装置、３は主記憶装置、４はコピーストア
アドレスバッファ部、５はメインストアアドレスバッフ
ァ部、６はストアデータノぐツファ部。
アドレスバッファ部、５はメインストアアドレスバッフ
ァ部、６はストアデータノぐツファ部。
７は命令バッファメモリ、８はオペラントノぐラフアメ
モリである。そして、メインストアアドレスバッファ部
５とストアデータアドレスノ々、７７部６とでストアバ
ッファとして必要なストアリクエストの情報がすべて保
持される。
モリである。そして、メインストアアドレスバッファ部
５とストアデータアドレスノ々、７７部６とでストアバ
ッファとして必要なストアリクエストの情報がすべて保
持される。
次に、これらの動作について、コピーストアアドレスバ
ッファ部４．メインストアアドレスバッファ部５．スト
アデータバッファ部６を詳細に示した第２図を参照して
説明する。
ッファ部４．メインストアアドレスバッファ部５．スト
アデータバッファ部６を詳細に示した第２図を参照して
説明する。
演算処理装置２から出力されたストアリクエストのアド
レスは選択器８５を通ってアドレスレジスタ０ＡＡＲ８
３に入シ、さらにメインストアアドレスバッファ５５及
びコピーストアアドレスノマッファ４５に登録される。
レスは選択器８５を通ってアドレスレジスタ０ＡＡＲ８
３に入シ、さらにメインストアアドレスバッファ５５及
びコピーストアアドレスノマッファ４５に登録される。
また、ストアデータは演算処理装置２からストアデータ
バッファ６１に登録される。この時、書込みアドレスポ
インタ４４゜５４はそれぞれインクリメントされる。
バッファ６１に登録される。この時、書込みアドレスポ
インタ４４゜５４はそれぞれインクリメントされる。
メインストアアドレスバッファ５５内のストアアドレス
及びストアデータバッフ７６１内のストアデータが掃出
される場合、ストアアドレスは選択器９全通して主記憶
装置３に送られ、ストアデータも同時に主記憶装置３に
送られる。そして。
及びストアデータバッフ７６１内のストアデータが掃出
される場合、ストアアドレスは選択器９全通して主記憶
装置３に送られ、ストアデータも同時に主記憶装置３に
送られる。そして。
読出しポインタ４３．５３がそれぞれインクリメントさ
れる。これらの動作と共にコビーストアアドレスパッノ
ア４５からストアアドレスカニ選＃＜ ２％７５を通っ
てアドレスレジスタＩＡＡＲ７３に入り。
れる。これらの動作と共にコビーストアアドレスパッノ
ア４５からストアアドレスカニ選＃＜ ２％７５を通っ
てアドレスレジスタＩＡＡＲ７３に入り。
命令バッファメモリのアドレスアレイＩＡＡ ７１を索
引して該当エントりを消去する。同様に、メインアドレ
スバッファ５５かもストアアドレスが選択器８５ｉ通っ
てアドレスレジスタ０ＡＡＲ８３に入す、オペランドバ
ッファメモリのアドレスアレイＯＡＡ ８１’を索引し
て該当エントりを消去する。
引して該当エントりを消去する。同様に、メインアドレ
スバッファ５５かもストアアドレスが選択器８５ｉ通っ
てアドレスレジスタ０ＡＡＲ８３に入す、オペランドバ
ッファメモリのアドレスアレイＯＡＡ ８１’を索引し
て該当エントりを消去する。
以上のメインストアアドレスノぐソファ５５及びストア
データバッフγ６１の登録及び掃出しの動作は制御回路
５２によって指示される。寸だ、制御回路５２から制御
情報が制御回路４２に伝えられ、制御回路４２の指示に
よってコピーストアアドレスバッファ４５の登録及び掃
出しの動作を行う。
データバッフγ６１の登録及び掃出しの動作は制御回路
５２によって指示される。寸だ、制御回路５２から制御
情報が制御回路４２に伝えられ、制御回路４２の指示に
よってコピーストアアドレスバッファ４５の登録及び掃
出しの動作を行う。
命令処理装置１からリードリクエストが出された場合、
このリードリクエストは選択器７５全通してＩＡＡＲ７
３に入れられ、 ＩＡＡ ７１と命令ノぐソファメモリ
のデータアレイＩＤＡ ７２を索引して該当エントリが
あればＩＤＡ ７２からデータが命令処理装置１に送ら
れる。同時に、 ＩＡＡＲ７３の出力はコピーストアア
ドレスバッファ４５の各エントリの出力と比較器４１に
よって比較され、一致の有無が命令処理装置１に知らさ
れる。この動作と並行して演算処理装置２からはストア
リクエスト又はリードリクエストが出される。
このリードリクエストは選択器７５全通してＩＡＡＲ７
３に入れられ、 ＩＡＡ ７１と命令ノぐソファメモリ
のデータアレイＩＤＡ ７２を索引して該当エントリが
あればＩＤＡ ７２からデータが命令処理装置１に送ら
れる。同時に、 ＩＡＡＲ７３の出力はコピーストアア
ドレスバッファ４５の各エントリの出力と比較器４１に
よって比較され、一致の有無が命令処理装置１に知らさ
れる。この動作と並行して演算処理装置２からはストア
リクエスト又はリードリクエストが出される。
演算処理装置２からリードリクエストが出された場合、
同様にこのリードリクエストは選択器８５を通して０Ａ
ＡＲ８３に入れられ、 ＯＡＡ ｓ ｉとオペランドデ
ータアレイ８２を索引して該当エントリがあればＯＤＡ
８２からデータが演算処理装置２に送られる。同時に
、 ０ＡＡＲ８３の出力はメインストアアドレスバッフ
ァ５５の各エントリの出力と比較器５１によって比較さ
れ、一致の有無が演算処理装置２に知らされる。
同様にこのリードリクエストは選択器８５を通して０Ａ
ＡＲ８３に入れられ、 ＯＡＡ ｓ ｉとオペランドデ
ータアレイ８２を索引して該当エントリがあればＯＤＡ
８２からデータが演算処理装置２に送られる。同時に
、 ０ＡＡＲ８３の出力はメインストアアドレスバッフ
ァ５５の各エントリの出力と比較器５１によって比較さ
れ、一致の有無が演算処理装置２に知らされる。
以」二、命令処理装置と演算処理装置とがそれぞれ１つ
の場合について説明したが、上記各処理装置が複数個の
場合でも演算処理装置に対応して設けられるメインスト
アアドレスバッファとストアデ−タバッフーアとに、Ｌ
るストアバッファと命令処理装置に対応して設けられる
コピーストアアドレスバッファは上記実施例と同様に利
用されることはｇ”５１でも無い。
の場合について説明したが、上記各処理装置が複数個の
場合でも演算処理装置に対応して設けられるメインスト
アアドレスバッファとストアデ−タバッフーアとに、Ｌ
るストアバッファと命令処理装置に対応して設けられる
コピーストアアドレスバッファは上記実施例と同様に利
用されることはｇ”５１でも無い。
以上説明してきたように２本発明によればストアバッフ
ｆを演算処理装置、命令処理装置対応で設けることによ
シ、性能を低下させることなくこれらの処理装置からの
それぞれのリードリフニスＩ・でストアバッファを検索
できる。しかも、命令処理装置に対応するストアバッフ
ァには検索に必要な情報のみを登録する１１４成とする
ことにより。
ｆを演算処理装置、命令処理装置対応で設けることによ
シ、性能を低下させることなくこれらの処理装置からの
それぞれのリードリフニスＩ・でストアバッファを検索
できる。しかも、命令処理装置に対応するストアバッフ
ァには検索に必要な情報のみを登録する１１４成とする
ことにより。
ストアバッファの金物量を小さくすることができる。
第１図は本発明の一実施例を示すブロック図。
第２図は第１図に示したストアバッファ部分を詳細に示
したブロック図である。 図中、１・・・命令処理装置、２・演算処理装置。 ３・・・主記憶装置、４・・コピーストアアドレスバッ
ファ部、５ ・メインストアアドレスバッファ部。 ６・・ストアデータバッファ部、９，７５．８５・・選
択器、 ４．１ 、５１ 、７６ 、８６・・・比較器
、４２゜５２・・・制御回路、 ４．３ 、５３・・・
読出しポインタ。 ４４．５４・・・書込みポインタ、４５・・・コピース
トアアドレスバッファ、５５・・・メインストアアドレ
スバッファ、６１・・・ストアデータバッファ、７４Ｉ
８４・・・書込みレジスタ。
したブロック図である。 図中、１・・・命令処理装置、２・演算処理装置。 ３・・・主記憶装置、４・・コピーストアアドレスバッ
ファ部、５ ・メインストアアドレスバッファ部。 ６・・ストアデータバッファ部、９，７５．８５・・選
択器、 ４．１ 、５１ 、７６ 、８６・・・比較器
、４２゜５２・・・制御回路、 ４．３ 、５３・・・
読出しポインタ。 ４４．５４・・・書込みポインタ、４５・・・コピース
トアアドレスバッファ、５５・・・メインストアアドレ
スバッファ、６１・・・ストアデータバッファ、７４Ｉ
８４・・・書込みレジスタ。
Claims (1)
- 【特許請求の範囲】 ■ 主記憶装置と、演算処理装置と該演算処理装置によ
り索引される上記主記憶装置の内容の一部である複数の
オペランドを記憶するオ被ランドバッファメモリとの組
合わせを少なくとも１組と。 命令処理装置と該命令処理装置により索引される上記主
記憶装置の内容の一部である複数の命令を記憶する命令
バッファメモリとの組合わせを少なくとも１組方する情
報処理装置において、上記演算処理装置及び命令処理装
置に対応させてそれぞれ、上記演算処理装置から上記主
記憶装置へ送出されるストアリクエストの情報を保持す
るストアバッファを設け、上記演算処理装置によりこれ
に対応する上記ストアバッファ内のストアリクエストの
情報を検索する手段と、上記命令処理装置によりこれに
対応する上記ストアバッファ内のストアリクエストの情
報を検索する手段とを設けたことを特徴とする情報処理
装置。 ２、特許請求の範囲第１項記載の情報処理装置において
、上記演算処理装置に対応する上記ストアバッファは、
ストアバッファとして必要な情報をすべて保持し、上記
命令処理装置に対応する上記ストアバ、ファは、上記必
要な情報のうちの一部を保持する構成としたことを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005693A JPS60151749A (ja) | 1984-01-18 | 1984-01-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59005693A JPS60151749A (ja) | 1984-01-18 | 1984-01-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151749A true JPS60151749A (ja) | 1985-08-09 |
Family
ID=11618178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59005693A Pending JPS60151749A (ja) | 1984-01-18 | 1984-01-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151749A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731049A (en) * | 1980-07-31 | 1982-02-19 | Nec Corp | Information processing equipment |
| JPS5829187A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | キヤツシユメモリ制御装置 |
-
1984
- 1984-01-18 JP JP59005693A patent/JPS60151749A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731049A (en) * | 1980-07-31 | 1982-02-19 | Nec Corp | Information processing equipment |
| JPS5829187A (ja) * | 1981-08-14 | 1983-02-21 | Nec Corp | キヤツシユメモリ制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4638431A (en) | Data processing system for vector processing having a cache invalidation control unit | |
| KR970011208B1 (ko) | 파이프라인된 기록버퍼 레지스터 | |
| US5226132A (en) | Multiple virtual addressing using/comparing translation pairs of addresses comprising a space address and an origin address (sto) while using space registers as storage devices for a data processing system | |
| GB888023A (en) | Table lock-up system for a data processing device | |
| KR900007135B1 (ko) | 우선 선택회로를 갖는 바퍼 스토리지 제어 시스템 | |
| JPS60151749A (ja) | 情報処理装置 | |
| JPS6312030A (ja) | 情報処理装置のエラ−処理機構 | |
| JPS615357A (ja) | デ−タ処理装置 | |
| JP3866023B2 (ja) | 情報処理装置および特定用途演算命令の例外処理方法 | |
| JP3171289B2 (ja) | 情報処理装置 | |
| JP2815850B2 (ja) | データ処理ユニット | |
| JP2895892B2 (ja) | データ処理装置 | |
| JPH0520191A (ja) | キヤツシユメモリ制御方式 | |
| JPS61184684A (ja) | 情報処理装置 | |
| JPS60132252A (ja) | バツフア記憶無効化制御方式 | |
| JPH0769819B2 (ja) | 情報処理装置 | |
| JPS6073771A (ja) | 直接アクセス記憶装置の逐次化方法 | |
| JPS56163572A (en) | Data processing system | |
| JPH0497459A (ja) | キャッシュ一致処理方式 | |
| JPS63123145A (ja) | バツフアメモリ装置 | |
| JPH01109449A (ja) | マルチプロセッサシステム | |
| JPS63191254A (ja) | バツフア無効化方式 | |
| JPH01319825A (ja) | 情報処理装置 | |
| JPS61221845A (ja) | バツフアメモリ無効化アドレス生成方式 | |
| JPS615358A (ja) | デ−タ処理装置 |