JPS615358A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS615358A JPS615358A JP59117111A JP11711184A JPS615358A JP S615358 A JPS615358 A JP S615358A JP 59117111 A JP59117111 A JP 59117111A JP 11711184 A JP11711184 A JP 11711184A JP S615358 A JPS615358 A JP S615358A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 産業上の利用分野
本発明は、バッファメモリと、該バッファメモリに対す
るブロック単位のプリフェッチ機能を有するデータ処理
装置におけるプリフェッチ機能に関する。
るブロック単位のプリフェッチ機能を有するデータ処理
装置におけるプリフェッチ機能に関する。
超高速のデータ処理を要求され、バッファメモリを備え
たデータ処理装置においては、該バッファメモリをアク
セスして°ノンヒソドの時、主記憶装置から該バッファ
メモリへのデータ転送（ブロックフェッチ）動作は、性
能を低下させる原因の一つであるが、バッファメモリの
容量の制限により、ある程度はやむを得ないものである
。
たデータ処理装置においては、該バッファメモリをアク
セスして°ノンヒソドの時、主記憶装置から該バッファ
メモリへのデータ転送（ブロックフェッチ）動作は、性
能を低下させる原因の一つであるが、バッファメモリの
容量の制限により、ある程度はやむを得ないものである
。
然しながら、■バッファメモリ内のデータにより、命令
制御部や演算部が動作している時には、主記憶装置との
インタフェース部は使用されていないし、■１度ブロッ
クフェッチ動作に入ると、当該データブロックが主記憶
装置から転送されてくる迄の間、上記命令制御部や演算
部には空き時間が発生する。
制御部や演算部が動作している時には、主記憶装置との
インタフェース部は使用されていないし、■１度ブロッ
クフェッチ動作に入ると、当該データブロックが主記憶
装置から転送されてくる迄の間、上記命令制御部や演算
部には空き時間が発生する。
上記の、■で示した空きタイミングを使用して、予め必
要と思われるデータをバッファメモリに先取りすること
により、データ処理装置の性能を向上させることができ
ることに着目した効果的なプリフェッチ機能が要望され
ていた。
要と思われるデータをバッファメモリに先取りすること
により、データ処理装置の性能を向上させることができ
ることに着目した効果的なプリフェッチ機能が要望され
ていた。
又、メモリアクセスについては、連続したオペランドデ
ータと共に、命令においても、ある命令をフェッチする
と、以降の命令フェッチは上記命令を含む、あるアドレ
スの範囲内の命令をフェッチすることが繰り返されると
云うプログラムの局所性があり、上記命令を含むデータ
ブロックの次のプロ・ツクをプリフェッチしておくこと
により、処理能力の向上が期待できる。
ータと共に、命令においても、ある命令をフェッチする
と、以降の命令フェッチは上記命令を含む、あるアドレ
スの範囲内の命令をフェッチすることが繰り返されると
云うプログラムの局所性があり、上記命令を含むデータ
ブロックの次のプロ・ツクをプリフェッチしておくこと
により、処理能力の向上が期待できる。
従って、データ処理装置において、命令制御部からメモ
リ制御部へのフェッチアクセスは、次の２つに大きく分
類できる。
リ制御部へのフェッチアクセスは、次の２つに大きく分
類できる。
即ち、
＋１）命令フェッチや、連続したアドレスのオペランド
フェッチ。
フェッチ。
（２１１１−（不連続なアドレス）のオペランドフェッ
チ。
チ。
そして、（１）に対しては、次のデータブロックをプリ
フェッチしておくことにより、バッファメモーリに対す
るヒント率を向上させることができる。
フェッチしておくことにより、バッファメモーリに対す
るヒント率を向上させることができる。
（２）に対しては、後続するメモリアクセスのオペラン
ドデータをバッファメモリに読み取っておくことにより
、当該データ処理装置の性能の向上化が図れる。
ドデータをバッファメモリに読み取っておくことにより
、当該データ処理装置の性能の向上化が図れる。
こうした面から、メモリアクセスの上記（］）、 ＋２
１の特性を生かしたプリフェッチ機能が要求されていた
。
１の特性を生かしたプリフェッチ機能が要求されていた
。
ｆｂ） 従来の技術
バッファメモリを有するデータ処理装置における従来方
式のプリフェッチ機能を第２図によって説明する。
式のプリフェッチ機能を第２図によって説明する。
先ず、通常のフェッチ動作については、命令制御部（以
下ＩＵと云う）１よりのフェッチ要求ＥＡＧに対応する
フェッチアドレスが、セレクタ２を通して実行アドレス
レジスタ（ＥＡＩ？） ３に七ン［・され、バッファメ
モリ（ＢＳ） ６．及び該へソファメモリ（ＢＳ） ６
のアドレス情報を保持しているタグ部（ＴＡＧ）４をア
クセスする。
下ＩＵと云う）１よりのフェッチ要求ＥＡＧに対応する
フェッチアドレスが、セレクタ２を通して実行アドレス
レジスタ（ＥＡＩ？） ３に七ン［・され、バッファメ
モリ（ＢＳ） ６．及び該へソファメモリ（ＢＳ） ６
のアドレス情報を保持しているタグ部（ＴＡＧ）４をア
クセスする。
タグ部（ＴＡＧ） ４．及び一致検出回路（１ＣＨ＞
５により、バッファメモリ（ＢＳ） ６上に、上記フェ
ッチ要求（ＥＡＧ）に対するデータブロックが存在する
ことが検出された場合、バッファメモリ（ＢＳ） ６か
らセレクタ７を通して、当該データが読み出され、上記
フェッチ要求（ＥＡＧ）が命令の場合には命令ワードレ
ジスタ（ｔＷＲ） ８にセントされた後、ＩＵ １に送
出され、上記フェッチ要求（ＥＡＧ）がオペランドフェ
ッチの場合にはオペランドワードレジスタ（ＯＷＲ）９
にセットされた後、演算部（ＥＵ） １０に送出される
。
５により、バッファメモリ（ＢＳ） ６上に、上記フェ
ッチ要求（ＥＡＧ）に対するデータブロックが存在する
ことが検出された場合、バッファメモリ（ＢＳ） ６か
らセレクタ７を通して、当該データが読み出され、上記
フェッチ要求（ＥＡＧ）が命令の場合には命令ワードレ
ジスタ（ｔＷＲ） ８にセントされた後、ＩＵ １に送
出され、上記フェッチ要求（ＥＡＧ）がオペランドフェ
ッチの場合にはオペランドワードレジスタ（ＯＷＲ）９
にセットされた後、演算部（ＥＵ） １０に送出される
。
タグ部（ＴＡＧ） ４．及び一致検出回路（ＭＣＩ）
５により、バッファメモリ（ＢＳ） ６上に、上記デー
タブロックが存在しないことが検出された時、上記フェ
ッチアドレスは実行アドレスレジスタ（ＥＡＲ） ３か
ら実アドレスレジスフ（ＲＡＲ） １３．主記憶アドレ
スレジスタ（ＭＳＡＲ） ’１４を経て、ブロックフェ
ッチ要求と共に主記憶装置（にＪ、下ＭＣＵと云う）１
５に送出される。
５により、バッファメモリ（ＢＳ） ６上に、上記デー
タブロックが存在しないことが検出された時、上記フェ
ッチアドレスは実行アドレスレジスタ（ＥＡＲ） ３か
ら実アドレスレジスフ（ＲＡＲ） １３．主記憶アドレ
スレジスタ（ＭＳＡＲ） ’１４を経て、ブロックフェ
ッチ要求と共に主記憶装置（にＪ、下ＭＣＵと云う）１
５に送出される。
ＭＣＩＩ １５から当該フェッチアドレスのデータブロ
ックが転送されてくると、そのデータをバ・／ファメモ
リ（ＢＳ） ６に登録し、アドレス情報をタグ部（ＴＡ
Ｇ） ４に登録するように制御される。
ックが転送されてくると、そのデータをバ・／ファメモ
リ（ＢＳ） ６に登録し、アドレス情報をタグ部（ＴＡ
Ｇ） ４に登録するように制御される。
この時、上記データの内、一番最初のものは、バッファ
メモリ（ＢＳ） ６に登録されると同時に、バイパス動
作により、命令ワードレジスタ（ＩＷＲ） ８゜又はオ
ペランドワードレジスタ（ＯＷＲ） ９にセントされ、
ＩＵ １．又は演算部（ＥＵ） １．０に送出される。
メモリ（ＢＳ） ６に登録されると同時に、バイパス動
作により、命令ワードレジスタ（ＩＷＲ） ８゜又はオ
ペランドワードレジスタ（ＯＷＲ） ９にセントされ、
ＩＵ １．又は演算部（ＥＵ） １．０に送出される。
（尚、登録、及びバイパスの為の回路は図示していない
） 次に、プリフェッチ動作については、例えばムーブ命令
のように連続したオペランドデータを必要とする場合に
は、当該ムーブ命令が検出されると、実行アドレスレジ
スタ（ＩＥＡＲ） ３にセントされたオペランドアドレ
スを加算器（ＩＮＣ） １１に送出し、１ブロック分の
アドレス６４ （６４バイト／ブロツクの時）を加算し
たアドレスをプリフェッチポート（ＰＦ ＰＯＲＴ）
１６にセットし、セレクタ２を通して実行アドレスレジ
スタ（ＥＡＲ） ３にセントし、タグ部（ＴＡＧ） ４
．及び一致検出回路（ＭＣ）ｌ） ５により、当該デー
タブロックが、バッファメモリ（ＢＳ） ６に存在しな
いことが検出されると、該実行アドレスレジスタ（ＥＡ
Ｒ） ’ ３のア・ドレスを実アドレスレジスタ（ＲＡ
Ｒ） １３．主記憶アドレスレジスタ（ＭＳＡＲ） １
４１ｍして、ブロックフェッチ要求と共に、ＭＣＵ １
５に送出し、例えばバッファメモリ（ＢＳ） ６と演算
部（ＥＵ）１０との間でムーブ動作を行っている間に、
該ムーブ動作と並行に、或いは通常のブロックフェ・７
チ動作と並行に、上記プリフェッチの為のブロックフェ
ッチを行ってきた。
） 次に、プリフェッチ動作については、例えばムーブ命令
のように連続したオペランドデータを必要とする場合に
は、当該ムーブ命令が検出されると、実行アドレスレジ
スタ（ＩＥＡＲ） ３にセントされたオペランドアドレ
スを加算器（ＩＮＣ） １１に送出し、１ブロック分の
アドレス６４ （６４バイト／ブロツクの時）を加算し
たアドレスをプリフェッチポート（ＰＦ ＰＯＲＴ）
１６にセットし、セレクタ２を通して実行アドレスレジ
スタ（ＥＡＲ） ３にセントし、タグ部（ＴＡＧ） ４
．及び一致検出回路（ＭＣ）ｌ） ５により、当該デー
タブロックが、バッファメモリ（ＢＳ） ６に存在しな
いことが検出されると、該実行アドレスレジスタ（ＥＡ
Ｒ） ’ ３のア・ドレスを実アドレスレジスタ（ＲＡ
Ｒ） １３．主記憶アドレスレジスタ（ＭＳＡＲ） １
４１ｍして、ブロックフェッチ要求と共に、ＭＣＵ １
５に送出し、例えばバッファメモリ（ＢＳ） ６と演算
部（ＥＵ）１０との間でムーブ動作を行っている間に、
該ムーブ動作と並行に、或いは通常のブロックフェ・７
チ動作と並行に、上記プリフェッチの為のブロックフェ
ッチを行ってきた。
（Ｃ） 発明が解決しようとする問題点即ち、従来方
式においては、上記のように連続したオペランドデータ
に対してのみ行うと云うような、１つのプリフェッチ機
能だけであるので、プリフェッチが可能なメモリアクセ
スに限りがあり、プリフェッチができる機会が少なく、
バッファメモリを有するデータ処理装置の処理能力を極
限近くまで向上させることができないと云う問題があっ
た。
式においては、上記のように連続したオペランドデータ
に対してのみ行うと云うような、１つのプリフェッチ機
能だけであるので、プリフェッチが可能なメモリアクセ
スに限りがあり、プリフェッチができる機会が少なく、
バッファメモリを有するデータ処理装置の処理能力を極
限近くまで向上させることができないと云う問題があっ
た。
本発明は上記従来の欠点に鑑み、メモリアクセスの特性
に着目して、データ処理装置の命令制御部からのメモリ
アクセスを、前記２つの系統に分けて、それぞれのメモ
リアクセスの特徴に適したプリフェッチを行う方法を提
供することを目的とするものである。
に着目して、データ処理装置の命令制御部からのメモリ
アクセスを、前記２つの系統に分けて、それぞれのメモ
リアクセスの特徴に適したプリフェッチを行う方法を提
供することを目的とするものである。
（ｄ） 問題点を解決する為の手段
そしてこの目的は、メモリアクセスの内、■命令フェッ
チや、連続したオペランドフェッチのように、該メモリ
アクセスにアドレスの連続性が期待されるメモリアクセ
スに対しては、該アクセスアドレスに１ブロツクのバイ
ト数を加算したアドレスのデータブロックを、バッファ
メモリのデータにより演算部等が動作している時には、
主記憶装置とのインタフェースが空いていることに着目
して、或いは既に、通常のブロックフェッチが行われい
る場合には、該ブロックフェッチ動作と並行して、次の
データブロックを先取りするように、 ■単一のオペランドフェッチに対しては、−変通や。ッ
’ａ、、、ア、、７□４１，３ヤよ、”４Ｍ５’ ９
’がバッファメモリに転送されてくる迄の間
、メモリ制御部等は空き時間となることに着目して、後
続するメモリアクセスの先取りを行うように、上記、２
つのケースを検出する手段と１両者を切り替える手段と
を設け、それぞれのケースに対応したプリフェッチ動作
を行う方法を提供することによって達成される。
チや、連続したオペランドフェッチのように、該メモリ
アクセスにアドレスの連続性が期待されるメモリアクセ
スに対しては、該アクセスアドレスに１ブロツクのバイ
ト数を加算したアドレスのデータブロックを、バッファ
メモリのデータにより演算部等が動作している時には、
主記憶装置とのインタフェースが空いていることに着目
して、或いは既に、通常のブロックフェッチが行われい
る場合には、該ブロックフェッチ動作と並行して、次の
データブロックを先取りするように、 ■単一のオペランドフェッチに対しては、−変通や。ッ
’ａ、、、ア、、７□４１，３ヤよ、”４Ｍ５’ ９
’がバッファメモリに転送されてくる迄の間
、メモリ制御部等は空き時間となることに着目して、後
続するメモリアクセスの先取りを行うように、上記、２
つのケースを検出する手段と１両者を切り替える手段と
を設け、それぞれのケースに対応したプリフェッチ動作
を行う方法を提供することによって達成される。
（ｅｌ 作用
即ち、本発明によれば、上記■、■で示した２つのケー
スを検出して、それぞれのケースに対応したプリフェッ
チ動作が行われるように制御されるので、バッファメモ
リの機能を最大限走体かすことができ、データ処理装置
の処理能力を向上させることかできる効果がある。
スを検出して、それぞれのケースに対応したプリフェッ
チ動作が行われるように制御されるので、バッファメモ
リの機能を最大限走体かすことができ、データ処理装置
の処理能力を向上させることかできる効果がある。
ｉｆ） 実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示したもので
、第２図の従来方式と比較すると明らかなように、本発
明においては、メモリアクセス形態検出部（ＭＡＦＤＥ
Ｔ） １７の制御信号Ｓにより、バッファメモリ（ＢＳ
） ６に対するプリフェッチ方法を切り替えている所に
特徴がある。
、第２図の従来方式と比較すると明らかなように、本発
明においては、メモリアクセス形態検出部（ＭＡＦＤＥ
Ｔ） １７の制御信号Ｓにより、バッファメモリ（ＢＳ
） ６に対するプリフェッチ方法を切り替えている所に
特徴がある。
（’ａ） ＩＵ １からのメモリアクセスが命令フエ・
ノチ。
ノチ。
又は連続したアドレスのオペランドフェッチの場合のプ
リフェッチ動作。
リフェッチ動作。
命令フェッチや、ムーブ命令等のオペランドフェッチは
連続したアドレスを連続的にアクセスする為、現在アク
セスしているアドレスのデータがタグ部（ＴＡＧ） ４
．一致検出回路（ＭＣＩ） ５ ニよッテ、バッファメ
モリ（ＢＳ） ６に存在することが検出されても、当該
アドレスに６４バイト （本実施例においては、バッフ
ァメモリ（ＢＳ） ６の１ブロツクが６４バイトとする
）を加算器（ＩＮＧ） １１で加算したアドレスを、メ
モリアクセス形態検出部（ＭＡＦＤＥＴ） １７の制御
信号Ｓによってセレクタ１２を制御して、プリフェッチ
ポート（ＰＦ ＰＯＲＴ） ”１６にセントし、セレク
タ２を通して、実行アドレスレジスタ（ＥＡＩ？） ３
にセットし、タグ部（ＴＡＧ） ４．及び一致検出回路
（ＭＣＩ）５によって、当該アドレスのデータブロック
がバッファメモリ（ＢＳ） ６に存在することが検出さ
れた時には、該プリフェッチ動作を終了し、存在しない
時には、そのアドレスを、プリフェッチのブロックフェ
ッチ要求と共に、実アドレスレジスタ（ＲＡＲ） １３
．主記憶アドレスレジスタ（ＭＳＡＲ） １４を通して
ＭＣＵ １５に送出する。
連続したアドレスを連続的にアクセスする為、現在アク
セスしているアドレスのデータがタグ部（ＴＡＧ） ４
．一致検出回路（ＭＣＩ） ５ ニよッテ、バッファメ
モリ（ＢＳ） ６に存在することが検出されても、当該
アドレスに６４バイト （本実施例においては、バッフ
ァメモリ（ＢＳ） ６の１ブロツクが６４バイトとする
）を加算器（ＩＮＧ） １１で加算したアドレスを、メ
モリアクセス形態検出部（ＭＡＦＤＥＴ） １７の制御
信号Ｓによってセレクタ１２を制御して、プリフェッチ
ポート（ＰＦ ＰＯＲＴ） ”１６にセントし、セレク
タ２を通して、実行アドレスレジスタ（ＥＡＩ？） ３
にセットし、タグ部（ＴＡＧ） ４．及び一致検出回路
（ＭＣＩ）５によって、当該アドレスのデータブロック
がバッファメモリ（ＢＳ） ６に存在することが検出さ
れた時には、該プリフェッチ動作を終了し、存在しない
時には、そのアドレスを、プリフェッチのブロックフェ
ッチ要求と共に、実アドレスレジスタ（ＲＡＲ） １３
．主記憶アドレスレジスタ（ＭＳＡＲ） １４を通して
ＭＣＵ １５に送出する。
ＭＣＵ １５からの当該プリフェッチアドレスのデータ
ブロックが転送されてくると、そのデータをバッファメ
モリ（ＢＳ） ６に登録し、アドレス情報をタグ部（Ｔ
ＡＧ） ４に登録して、当該プリフェッチ動作を終了す
る。
ブロックが転送されてくると、そのデータをバッファメ
モリ（ＢＳ） ６に登録し、アドレス情報をタグ部（Ｔ
ＡＧ） ４に登録して、当該プリフェッチ動作を終了す
る。
この動作は、第２図で説明した通常のブロックフェッチ
動作が行われている場合には、該ブロックフェッチ動作
と並行して行われる。
動作が行われている場合には、該ブロックフェッチ動作
と並行して行われる。
（ｂ） ＩＵ １からのアクセスが単一（即ち、不連続
なアドレス）のオペランドフェッチの場合のプリフェッ
チ・ ロード命令等のオペランドフェッチは１回のアクセスで
終了する為、次の命令のオペランドフェッチアドレスと
は無関係である為、フェッチアドレスを６４バイト加算
したアドレスでプリフェッチを行う上記（ａ）のような
プリフェッチは意味がない為、本発明においては以下の
ようなプリフェッチを行う。
なアドレス）のオペランドフェッチの場合のプリフェッ
チ・ ロード命令等のオペランドフェッチは１回のアクセスで
終了する為、次の命令のオペランドフェッチアドレスと
は無関係である為、フェッチアドレスを６４バイト加算
したアドレスでプリフェッチを行う上記（ａ）のような
プリフェッチは意味がない為、本発明においては以下の
ようなプリフェッチを行う。
ある単一オペランドのメモリアクセスにおいて、タグ部
（ＴＡＧ） ４．及び一致検出回路（ＭＣＩＩ） ６に
よって、当該データがバッファメモリ（ＢＳ） ６に存
在しないことが検出され、前記（ａ）で説明した動作に
従って、通常のブロックフェッチ要求力＜ＭＣＵ １１
に送出された場合、当該アドレスのデータがＭＣＵ １
１からバッファメモリ（ＢＳ） ６に転送されてくる迄
の間に、上記ブロックフェッチ動作と並行に、後続して
いるオペランドフェッチのアドレスによりプリフェッチ
を行うように制御される。
（ＴＡＧ） ４．及び一致検出回路（ＭＣＩＩ） ６に
よって、当該データがバッファメモリ（ＢＳ） ６に存
在しないことが検出され、前記（ａ）で説明した動作に
従って、通常のブロックフェッチ要求力＜ＭＣＵ １１
に送出された場合、当該アドレスのデータがＭＣＵ １
１からバッファメモリ（ＢＳ） ６に転送されてくる迄
の間に、上記ブロックフェッチ動作と並行に、後続して
いるオペランドフェッチのアドレスによりプリフェッチ
を行うように制御される。
具体的には、通常のブロックフェッチ要求がｌ’１ｃＵ
ｌｌに送出された場合、次にＩＵＩから来ているオペラ
ンドフェッチアドレス（ＥＡＧ）が実行アドレスレジス
タ（ＥＡＲ） ３にセットされた時点で、当該アドレス
をメモリアクセス形態検出部（ＭＡＦＤＥＴ） １７か
らの制御信号Ｓによってセレクタ１２を制御し、上記実
行アドレスレジスタ（ＥＡＲ） ３にセットされたアド
レスを直接〔即ち、加算器（ＩＮＣ） １１で６４を加
算することなく〕プリフェッチポート（ＰＰ ＰＯＲＴ
）１６にセントし、そのアドレスをセレクタ２を通して
実行アドレスレジスタ（ＥＡＲ） ３に送出し、タグ部
（ＴＡＧ） ４．及び一致検出回路（ＭＣＩ） ’５に
よって、当該アドレスのデータがバッファメモリ（ＢＳ
） ６に存在していることが検出された時、該プリフェ
ッチ動作を終了し、該データが存在しない時には、実行
アドレスレジスタ（ＥＡＲ） ３のアドレスを、実アド
レスレジスタ（ＲＡＲ） １３．主記憶アドレスレジス
タ（ＭＳＡＲ） １４を通して、プリフェッチの為のブ
ロックフェッチ要求と共に、ＭＣＩＩ １１に送出する
。
ｌｌに送出された場合、次にＩＵＩから来ているオペラ
ンドフェッチアドレス（ＥＡＧ）が実行アドレスレジス
タ（ＥＡＲ） ３にセットされた時点で、当該アドレス
をメモリアクセス形態検出部（ＭＡＦＤＥＴ） １７か
らの制御信号Ｓによってセレクタ１２を制御し、上記実
行アドレスレジスタ（ＥＡＲ） ３にセットされたアド
レスを直接〔即ち、加算器（ＩＮＣ） １１で６４を加
算することなく〕プリフェッチポート（ＰＰ ＰＯＲＴ
）１６にセントし、そのアドレスをセレクタ２を通して
実行アドレスレジスタ（ＥＡＲ） ３に送出し、タグ部
（ＴＡＧ） ４．及び一致検出回路（ＭＣＩ） ’５に
よって、当該アドレスのデータがバッファメモリ（ＢＳ
） ６に存在していることが検出された時、該プリフェ
ッチ動作を終了し、該データが存在しない時には、実行
アドレスレジスタ（ＥＡＲ） ３のアドレスを、実アド
レスレジスタ（ＲＡＲ） １３．主記憶アドレスレジス
タ（ＭＳＡＲ） １４を通して、プリフェッチの為のブ
ロックフェッチ要求と共に、ＭＣＩＩ １１に送出する
。
ＭＣＵ １１から当該フェッチアドレスのデータが転送
されてくると、そのデータをバッファメモリ（ＢＳ）
６に登録し、アドレス情報をタグ部（ＴＡＧ） ４に登
録して、本プリフェッチ動作を終了する。
されてくると、そのデータをバッファメモリ（ＢＳ）
６に登録し、アドレス情報をタグ部（ＴＡＧ） ４に登
録して、本プリフェッチ動作を終了する。
このように、本発明においては、第２図で説明した通常
のフェッチ動作と、（ａ）、又は（ｂ）のプリフェッチ
動作が、メモリアクセス形態検出部（ＭＡＦＤＥＴ）
１７からの制御信号Ｓによって動的に切り替えられて動
作する所に特徴がある。
のフェッチ動作と、（ａ）、又は（ｂ）のプリフェッチ
動作が、メモリアクセス形態検出部（ＭＡＦＤＥＴ）
１７からの制御信号Ｓによって動的に切り替えられて動
作する所に特徴がある。
（ａ 発明の効果
以上、詳細に説明したように、本発明のデータ処理装置
は、メモリアクセスの内、 ■命令フェッチや、連続したオペランドフェッチのよう
に、該メモリアクセスにアドレスの連続性が期待される
メモリアクセスに対しては、該アクセスアドレスに１ブ
ロツクのバイト数（例えば、６４）を加算したアドレス
のデータブロックを、バッファメモリのデータにより演
算部等が動作している時には、主記憶装置とのインタフ
ェースが空いていることに着目して、゛或いは既に、通
常のブロックフェッチが行われいる場合には、該ブロッ
クフェッチ動作と並行して、次のデータブロックを先取
りするように、 ■単一のオペランドフェッチに対しては、−変通常のブ
ロックフェッチ動作に入ると、当該データがバッファメ
モリに転送されてくる迄の間、メモリ制御部等が空き時
間となることに着目して、後続するメモリアクセスの先
取りを行うように、上記、２つのケースを検出する手段
と１両者を切り替える手段とを設け、それぞれのケース
に対応したプリフェッチ動作が行われるように制御され
るので、バッファメモリの機能を最大限走性かすことが
でき、データ処理装置の処理能力を向上させることかで
きる効果がある。
は、メモリアクセスの内、 ■命令フェッチや、連続したオペランドフェッチのよう
に、該メモリアクセスにアドレスの連続性が期待される
メモリアクセスに対しては、該アクセスアドレスに１ブ
ロツクのバイト数（例えば、６４）を加算したアドレス
のデータブロックを、バッファメモリのデータにより演
算部等が動作している時には、主記憶装置とのインタフ
ェースが空いていることに着目して、゛或いは既に、通
常のブロックフェッチが行われいる場合には、該ブロッ
クフェッチ動作と並行して、次のデータブロックを先取
りするように、 ■単一のオペランドフェッチに対しては、−変通常のブ
ロックフェッチ動作に入ると、当該データがバッファメ
モリに転送されてくる迄の間、メモリ制御部等が空き時
間となることに着目して、後続するメモリアクセスの先
取りを行うように、上記、２つのケースを検出する手段
と１両者を切り替える手段とを設け、それぞれのケース
に対応したプリフェッチ動作が行われるように制御され
るので、バッファメモリの機能を最大限走性かすことが
でき、データ処理装置の処理能力を向上させることかで
きる効果がある。
第１図は本発明の一実施例をブロック図で示した図。
第２図は従来方式のプリフェッチ動作を説明する図、で
ある。 図面において、 １は命令制御部（ＩＵ）、 ２，７．１２はセレクタ
。 ３は実行アドレスレジスタ（ＥＡＲ） 。 ４はタグ部（ＴＡＧ）、 ５は一致検出回路（Ｍ
ＣＨ） 。 ６はバッファメモリ（ＢＳ） 。 ８は命令ワードレジスタ（ＩＷＲ）。 ９はオペランドワードレジスタ（ＯＷＲ） 。 １０は演算部（ＥＵ）、 １１は加算器（ＩＮＧ
）。 １３は実アドレスレジスタ（ＲＡＲ） 。 １４は主記憶アドレスレジスタ（ＭＳＡＲ） 。 １５は主記憶装置（ＭＣＵ）。 １６はプリフェッチボー） （ＰＦ ＰＯＲＴ） 。 １７はメモリアクセス形態検出部（ＭＡＦＤＥＴ） 。 Ｓはセレクタ制御信号。 をそれぞれ示す。
ある。 図面において、 １は命令制御部（ＩＵ）、 ２，７．１２はセレクタ
。 ３は実行アドレスレジスタ（ＥＡＲ） 。 ４はタグ部（ＴＡＧ）、 ５は一致検出回路（Ｍ
ＣＨ） 。 ６はバッファメモリ（ＢＳ） 。 ８は命令ワードレジスタ（ＩＷＲ）。 ９はオペランドワードレジスタ（ＯＷＲ） 。 １０は演算部（ＥＵ）、 １１は加算器（ＩＮＧ
）。 １３は実アドレスレジスタ（ＲＡＲ） 。 １４は主記憶アドレスレジスタ（ＭＳＡＲ） 。 １５は主記憶装置（ＭＣＵ）。 １６はプリフェッチボー） （ＰＦ ＰＯＲＴ） 。 １７はメモリアクセス形態検出部（ＭＡＦＤＥＴ） 。 Ｓはセレクタ制御信号。 をそれぞれ示す。
Claims (1)
- バッファメモリと、該バッファメモリに対するブロック
単位のプリフェッチ機能を有するデータ処理装置であっ
て、命令制御部からメモリ制御部をアクセスする時、命
令フェッチや連続したアドレスのオペランドフェッチを
検出する第１の手段と、不連続なアドレスのオペランド
フェッチを検出する第２の手段とを設け、主記憶装置を
アクセスして、上記第１の手段によって検出されたメモ
リアクセスの時は、該アクセスアドレスに１ブロック分
のアドレスを加算したアドレスでプリフェッチを行い、
上記第２の手段によって検出されたメモリアクセスの時
は、当該アクセスに後続するメモリアクセスのプリフェ
ッチを行う機能を備えたことを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117111A JPS615358A (ja) | 1984-06-07 | 1984-06-07 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117111A JPS615358A (ja) | 1984-06-07 | 1984-06-07 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615358A true JPS615358A (ja) | 1986-01-11 |
| JPH0361213B2 JPH0361213B2 (ja) | 1991-09-19 |
Family
ID=14703685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117111A Granted JPS615358A (ja) | 1984-06-07 | 1984-06-07 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120144082A1 (en) * | 2010-12-03 | 2012-06-07 | Lsi Corporation | Data prefetch in sas expanders |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096143A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS5265628A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Information processing device |
| JPS5750380A (en) * | 1980-09-09 | 1982-03-24 | Mitsubishi Electric Corp | Writing method of buffer storage device |
-
1984
- 1984-06-07 JP JP59117111A patent/JPS615358A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096143A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS5265628A (en) * | 1975-11-28 | 1977-05-31 | Hitachi Ltd | Information processing device |
| JPS5750380A (en) * | 1980-09-09 | 1982-03-24 | Mitsubishi Electric Corp | Writing method of buffer storage device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120144082A1 (en) * | 2010-12-03 | 2012-06-07 | Lsi Corporation | Data prefetch in sas expanders |
| US8566496B2 (en) * | 2010-12-03 | 2013-10-22 | Lsi Corporation | Data prefetch in SAS expanders |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0361213B2 (ja) | 1991-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |