JPS5829187A

JPS5829187A - キヤツシユメモリ制御装置

Info

Publication number: JPS5829187A
Application number: JP56126581A
Authority: JP
Inventors: Hiroyuki Nishimura; 西村　弘行; Mikiya Akagi; 赤木　三樹也; Hideki Nishimura; 英樹西村
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-08-14
Filing date: 1981-08-14
Publication date: 1983-02-21
Also published as: JPS6126702B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は中央処理装置（以下、　Ｃ！ＰＵと呼ぶ）及び
主記憶装置の間に設けられるキャッジ−メモリ及びこの
キャッシュメモリを制御する制御回路とを含むキャッシ
ュメモリ制御装置に関する。

一般に、この種のキャッシュメモリ制御装置を有する情
報処理装置は主記憶装置に記憶されている情報の一部を
一時的に記憶し、主記憶装置に代９それよりも高速でＣ
ＰＵとの間で情報の授受を行なうキャッシュメモリを用
いることにより、高速で情報を処理することができる。

また、処理速度をより向上させるために、この形式の情
報処理装置ではパイプライン制御によって各命令を処理
している。

従来、キャッシュメモリを有する情報処理装置として、
オペランド用のキャッシュメモリと命令用のキャッシュ
メモリとを設け、　　ＣＰＵからの要求がオペランドの
読み出しのときにはオペランド用キャッシュメモリから
読み出しを行ない、他方、　　ＣＰＵからの要求が命令
のときには。

命令用キャッシュメモリから読み出しを行なう情報処理
装置が提案されている。

オペランド読出し要求と命令読出し要求とが競合するよ
うな場合に、この提案に係る情報処理装置は各要求をオ
ペランド用及び命令用のキャッシュメモリに分散して出
すことができるため、前述した要求の競合を回避するこ
とができる。しかしながら、パイプライン制御を行なう
情報処理装置では、命令読み出し要求とオペランド読み
出し要求とが競合するだけでなく、格納要求と命令又は
オペランド読み出し要求とがキャッシュメモリにおいて
競合することをも考慮しておく必要がある。

このように、格納要求と読み出し要求とが競合する場合
に対する対策として９本発明者等は複数のエントリを有
するキャッシュストアバッファ回路をオペランド用及び
命令用キャッシュメモリにそれぞれ対応して一組ずつ設
けたキャッシュメモリ制御装置を提案した（特願昭５５
−１１８６２７号）。この形式のキャッシュメモリ制御
装置は２組のキャッシュバッファストア回路を用いてい
るため、命令に対する格納要求及びオペランドに対する
格納要求とを独立に処理できるという利点を備えている
反面、ハードウェアが多くなるという欠点をも有してい
る。

また１通常プログラムは論理アドレスを用いて書かれて
いるため、キャッシュメモリ制御装置では、この論理ア
ドレスを実アドレスに変換するアドレス変換器が必要で
ある。しかし外から、前述した特許出願では、キャッシ
ュストアバッファ回路を有するキャッシュメモリ制御装
置に適したアドレス変換器について伺等考慮されていな
い。

本発明の目的は格納要求と読み出し要求との競合並びに
オペランド読出し要求と命令読出し要求との競合をも防
止できるキャッシュメモリ制御装置を！提供することで
ある。

本発明の他の目的はハードウェアが少なく。

したがって、経済的なキャッシュメモリ制御装置を提供
することである。

本発明のより他の目的は格納要求と読み出し要求との競
合を防止できる形式のキャッンユメモリ制御装置に適し
たアドレス変換器を提供することである。

以下１図面を参照して１本発明の詳細な説明する。

第１図を参照すると１本発明の一実施例に係るキャッシ
ュメモリ制御装置は中央処理装置（以下、　ＣＰＵと略
称）−１１と主記憶装置１２との間に設けられている。

このキャッシュメモリ制御装置はオペランド用及び命令
用の第１及び第２のキャッシュメモリ６０及び３１と、
各キャッシュメモリ３０及び６１を制御するだめの第１
及び第２のキャッシュメモリ制御回路２０及び２１とを
それぞれ備えている。ＣＰＵ　１１はある命令のオペラ
ンドアドレスの計算がすむと、このオペランドアドレス
をオペランドアドレス出力ライン２４を介して出力する
。更に、　　０ＰＵ１１はこのライン２４を介して制御
情報もともに出力し、この命令が演算結果をあるメモリ
アドレスに格納するような種類の命令である場合には、
出力されたオペランドアドレスはアドレスバッファ回路
４０に格納される。また、アドレスバッファ回路４０に
格納されたメモリアドレスに格納すべき演算結果のデー
タが得られると、　　ＣＰＵ１１は制御情報と共にそれ
をストアデータ出力ライン２６を介して出力し、該デー
タはオペランドとしてデータバッファ回路５０に格納さ
れる。前記バッファ回路４０．５０は、ともに同じ深さ
をもつ先入れ先出制御（Ｆ’ＩＦ’０）のバッファ回路
で構成されている。前記メモリアドレスとそれに対応す
るデータとは、前記バッファ回路４０及び５０の対応す
る場所（同じバッファアドレス）に格納される（すなわ
ち回路４０に格納されたメモリアドレスに対応するデー
タは回路５０の対応するバッファアドレスに格納される
）。バッファ回路４０の中に格納されているすべての内
容（前記メモリアドレス）は、それぞれからのアドレス
れぞれの一方の入力端子に供給されている。

第１のアドレス−数構出回路６０のもう一方の入力には
、　　０ＰＵ１１がオペランドをメモリアドレスから読
み出すだめの読出し要求を出す場合にそのメモリアドレ
スが供給され、かくして。

前記アドレスバッファ回路４０の中に格納されている前
記いずれかのメモリアドレスと前記読出し要求メモリア
ドレスとが一致した場合には。

前記第１のアドレス−数構出回路６０は一致検出信号を
第１及び竺２のキャッシュメモリ制御路６０から一致検
出信号を受信すると、第１のキャッシュメモリ制御回路
２ｏは動作状態となり、他方、第２のキャッシュメモリ
制御回路２１は不動作状態になる。また、前記第２の一
致検出回路６１のもう一方の入力には、　　０ＰＵ１１
が命令をメモリアドレスから読み出す要求を出す場合に
、読み出すべき命令のメモリアドレスが供給され、もし
このメモリアドレスが前記アドレスバッファ回路４０に
格納されているいずれかのメモシアドレスと一致する場
合には第２のアえる。この場合、第２のキャッシュメモ
リ制御回路２１が動作状態となり、第１のキャッシュメ
モリ制御回路２０は不動作となる。

これらの一致検出信号が与えられた場合の前記回路２０
及び２１の動作については後述することにして、最初は
、これらの一致検出信号がない場合の動作について説明
する。

さて、前記アドレスバッファ回路４０☆←赫からのバッ
ファ格納要求情報とその出力とは。

÷ｍアドレスバッファ出カライン８０を介し、十ｉｉｉ
≠前記第１及び第２のキャッシュメモリ制御回路２０及
び２１に供給されている。

ここで、メモリアドレスに演算結果のデータを格納する
ような型の命令が現われた場合には。

その命令のしかるべきステップにおいて、メモリアドレ
スは前記アドレスバッファ回路４０に。

また、演算結果のデータは前記回路５０にそれぞれ遅滞
なく格納され、従来の装置で見られるような読出し及び
格納のだめのメモリアクセスの競合によっておこるパイ
プラインの流れの乱れを回避することができる。こうし
て前記バッファ回路４０及び５０に内容が格納されると
、前記アドレスバッファ回路４０はバッファ格納要求情
報を前記出力ライ／８０を介しそれぞれの前記第１及び
第２のキャッシュメモリ制御回路２０及び２１に供給す
る。

一方、第１のキャッジ−メモリ制御回路２０は、前記出
力ライン２４を介して、　　ＣＰＵ１１からある命令の
オペランド読出し要求を受け、そのと°き、前記一致検
出信号、が無い場合には、この読出し要求を前記回路４
０からのバッファ倫起格納要求に優先して受付ける。こ
の場合、前記バッファ回路４０及び５０はＣＰＵ１１か
らの格納要求に応じて格納すべきデータを一時格納する
ことができるので、その結果、第１のキャッシュメモリ
制御回路２０はＣＰＵ１１からの格納要求をバッファ回
路４０及び５０で保留して、読出し要求を優先して受付
けることが可能である。従って、　　ＣＰＵ１１からの
読出し要求と格納要求とが競合したとしても、パイプラ
インの流れの乱れを回避することができる。こうして読
出し要求を受付けると、前記回路２０は、前記ライン２
４を介して供給されるメモリアドレスのデータを。

第１のキャッシュメモリ３０から読み出しＣＰＵ１１に
供給する（このとき指定されたメモリアドレスが前記キ
ャッシュメモリ６０に有効に存在しない場合には、前記
回路２０は、そのメモリアドレスのデータを含むブロッ
クを主記憶装置１２から読み出し前記第１のキャッシュ
メモリ６０に格納し、それとともに、指定されたメモリ
アドレスのデータを０ＰＵ１１に供給するように制御す
る）。

０ＰＵ１１から前記読出し要求がなく、前記アドレスバ
ッファ回路４０からの前記格納要求がある場合には、前
記第１のキャッシュメモリ制御回路２０は、この格納要
求を受付け、前記ライン８０を介して読み出されるアド
レスデータで指定される。前記第１のキャッシュメモリ
３０のメモリアドレスに、このアドレスデータに対応す
る。前記回路５０に格納されているデータを１つ読み出
して格納する。このとき、もし前記第１のキャッシュメ
モリ３０の中に、このメモリアドレスが有効に存在しな
い場合には、これらのデータは前記バッファ回路４０及
び５０から読み捨てられるだけでよい。それは下記の理
による。

すなわち、特に図示していないが、主記憶装置１２には
前記アドレスバッファ回路４０及び前記データバッファ
５０と同じ深さをもちそれぞれと全く同じ内容が書き込
まれるアドレスノくツファ回路および、データバッファ
回路が別に設けられており、前記メモリアドレスに格納
すべきデータは、現在説明しているキャッシュメモリ（
オペランド用キャッシュメモリ３０及び命令用キャッシ
ュメモリ３１）への格納処理と全く独立して、主記憶装
置１２への格納処理が別になされるようになっているか
らである。すなわち、前記回路４０及び回路５０に一時
格納されているデータは、もともと主記憶装置１２の指
定されたメモリアドレスに書き込むだめのデータであり
、上述の主記憶装置１２内の１゛レスバツフア路とデー
タバッファ回路とは、主記憶装置１２に対する他回路か
らのアクセスの空き時間を利用して、前記データを主記
憶装置１２に格納するために、そのデータを一時格納し
ておくバッファである。このように、主記憶装置１２へ
の格納に対しては、独立したルートが別に設けられてい
るので、前記第１のキャッシュメモリ３０に格納すべき
メモリアドレスが有効に存在しない場合には、とくにこ
れに対して特別な処理を行なう必要はない。

さて、第１のキャッシュメモリ３０に対するのと全く同
じ形の処理が第２のキャッシュメモリ３１に対しても行
なわれる。すなわち、アドレスバッファ回路４０は、自
分がデータをもっている場合には、前記バッファ出力ラ
イン８０を介して格納要求を第２のキャッシュメモリ制
御回路２１にも与える。前記回路２１は、もう一方では
、　　０ＰＵ１１から命令読出し要求ライン２８を介し
、命令読出し要求を受けている。この要求が受付けられ
、かつ、前記第２のアドレス−数構出回路６１からの一
致検出信号がない場合には、前記回路２１は、前記ライ
ン２８で指定されるメモリアドレスの内容を第２のキャ
ラツユメモリ３１から読み出してＣＰＵ１１に供給する
（このとき、もし指定されたメモリアドレスのデータが
前記キャッシュメモリ３１に有効に存在しない場合には
、主記憶装置１２から読み出して供給するが、その方法
は前述の第１のキャッシュメモリ３０の場合と同様であ
る）。０ＰＵ１１から命令読出しの要求がなく、前記回
路４０からの格納要求がある場合には、前記回路２１は
。

前記回路４０から格納すべきメモリアドレスを読み出し
、もしそのメモリアドレスが前記第２のキャッシュメモ
リ３１に有効に存在する場合には、該メモリアドレスの
データを、データバッファ回路５０から読み出したデー
タによって書き換える。しかし、もし前記格納すべきメ
モリアドレスが前記キャッシュメモリ３１に有効に存在
しない場合には、前述した通り、前記バッファ回路４０
及び５０の対応するデータを１つ読み捨てるだけとする
。

さて９以上は前記アドレス−数構出回路６０及び６１か
らの一致検出信号が存在しない場合の動作であるが、何
れかの一致検出信号がある場合には下記のようになる。

今、前述のようにＣＰＵ１１からのオペランド読出し要
求があり、そのオペランドのメモリアドレスが、アドレ
スバッファ回路４０の中に格納されているあるデータ（
ブトレス）と一致したとすると、第１の一致検出回路６
０は一致検出信号を第１及び第２のキャッシュメモリ制
御回路２０及び２１に与える。これを受けると前記回路
２０は前記回路４０からの格納要求を優先して受付け、
前記一致がおこったアドレスまでの前記回路４０に格納
されているアドレスと前記回路５０の中に格納されてい
る対応するデータとを順次（ＦＩＦＯ制御で）読み出し
、前者で指定されるメモリアドレスに後者のデータを格
納する。

この場合に、もし指定されたあるメモリアドレスがキャ
ッシュメモリ３０の中に有効に存在しない場合には、前
述のようにそのメモリアドレスに対応するデータは読み
捨てるだけでよい。

こうして一致が起ったメモリアドレスまでの格納要求を
処理してから前記回路２０は前記Ｃ！Ｔ’Ｕ　Ｉｆから
の読出し要求を受付ける。このように制御することによ
って、先行命令が第１のキャッシュメモリ３０のある゛
メモリアドレスを更新する場合に、後続命令が該メモリ
アドレスのデータをオペランドとして使用するような事
態が発生すると、オペランドの先取りや格納すべきデー
タの一時保留等の動作に関係なく後続命令は必ず先行命
令によって更新されたデータをオペランドとして使用す
ることになるので誤動作を”起すことがない。

この場合、第２のキャッシュメモリ制御回路２１にも第
１のアドレス−数構出回路６０からの一致検出信号が送
られるが、第２のキャッシュメモリ制御回路２１は第１
のアドレス−数構出回路６０からの入力であることを識
別して動作を停止する。

同様に、　　０ＰＵ１１が命令読出し要求ライン２８を
介して命令の読出し要求を行ない、この命令を読み出す
べき指定されたメモリアドレスが。

アドレスバッファ回路４０に格納されているいずれかの
データと一致した場合には、第２のアドレス−数構−出
回路６１は一致検出信号を第２及び第１のキャッシュメ
モリ制御回路２１及び２０に与える。これを受けると前
記回路２１は前記回路４１からの格納要求を優先して受
付け。

前記一致が起ったアドレスまでの前記回路４０に格納さ
れているアドレスと前記回路５０の中に１格納されてい
る対応するデータとを順次（ＰＩ°ＦＯ制御で）読み出
し、第２のキャッシュメモリ３１の前者で指定されるメ
モリアドレスに後者のデータを格納する。この場合に、
もし指定されたあるメモリアドレスがキャッシュメモリ
６１の中に有効に存在しない場合には、前述のように、
そのメモリアトじスに対応するデータを読み捨てるだけ
にする。こうして、一致が起ったメモリアドレスまでの
前記回路４０からの格納要求を処理してから、前記回路
２１は前記ＣＰＴＪ１１からの命令読出し要求を受付け
る。このように制御することにより、第２のキャッシュ
メモリ３１のあるメモリアドレスを更新する命令のすぐ
あとで、　　ＣＰＵ１１が該メモリアドレスのデータ（
命令）を命令として読み出すような場合に。

キャッシュメモリ３１に格納すべき命令を一時保留し前
記回路４０及び５０に格納しておくという処理があるに
もかかわらず、必ず先行命令で更新された命令が命令用
キャッシュメモリ３１より読み出されて０ＰＵ１１に供
給されることになるので誤動作を起すことがない。

また、この場合にも、前記回路２０にも前記−数構出信
号が送られるので、前記回路２ｏは第１のアドレス−数
構出回路６０で一致検出信号が検出された時と同様に動
作を停止する。

また、上の実施例では、−数構出回路６ｏまたは６１で
一致が検出された場合に、その一致が検出されたアドレ
スに対応するデータまでを他に優先してＦＩＦＯでキャ
ッシュメモリ３ｏまたは３１に書き込むように制御した
が、このかわりに、一致が起ったアドレスのデータだけ
を他に優先してキャッシュメモリに書き込むように制御
することもできる。このような制御により。

処理速度を更に改善することができる。

第２図及び第３図を参照すると９本発明の第２の実施例
に係るキャッシュメモリ制御回路はオペランドの読出し
要求及び格納要求に付随するアドレス情報として、論理
アドレスが与えられる情報処理システムに適用される。

このため。

この実施例は、第２図に示すように、　　ＣＰＵＩＩか
らの論理アドレスを実アドレスに変換するアドレス変換
回路９０を備えている。一般に、命令読出し要求に伴な
うアドレスも論理アドレスの形で与えられるから、第２
のキャッシュメモリ制御回路２１にもアドレス変換回路
を接続する必要があるが、説明を簡略化するために、こ
こでは省略している。尚、第２のアドレス−数構出回路
６１には、論理アドレスのままで、命令読出し要求に伴
なうアドレスが与えられている。

また１図示されたアドレス変換回路９０は単に論理アド
レスを実アドレスに変換するだけでなく、後述するよう
に、論理アドレスの一部又は全部をアドレスバッファ回
路４０及び第１のアドレス−数構出回路６０に送出する
機能を有し、他方、アドレスバッファ回路４０は実アド
レスだけでなく論理アドレスをも格納する機能を有して
いる。ここで、第１及び第２のアドレス一致検出回路６
０及び６１はアドレスバッファ回路４０内に格納されて
いるアドレスと読出し要求に伴なうアドレスとを論理ア
ドレスの形で比較する。このように、この実施例では、
アドレスバッファ回路４０内のアドレスを実アドレスに
変換することなく、アドレス比較を行なっているため、
迅速に一致及び不一致を検出できる。

第３図を参照して、第２図に示されたアドレス変換回路
９０を第１のキャッシュメモリ制御回路２０．第１のキ
ャッシュメモリ６０．　　アドレスバッファ回路５０．
及び第１のアドレス一致検出回路６０に関連して説明す
る。尚、読出要求及びストア要求は図示しないＣＰＵ１
１内の回路で識別されるものとする。

０ＰＵ１１からの読出要求及びストア要求に付随する論
理アドレスはアドレス変換回路９０内の論理アドレスレ
ジスタ９１（略称ＬＡＴ’Ｌ　）にセットされる。ＬＡ
Ｒにセットされた論理アドレスはアドレス変換ＫＥＹ部
９２を索引し論理アドレスから実アドレスへの対応が登
録されているか否かをチェックする。前記アドレス変換
ＫＥＹ部（ＴＩ、Ｂ−ＫＥＹ部）９２に登録されていれ
ば対応するアドレス変換データ部（ＴＬＢ−ＤＡＴＡ部
）９３に実ページアドレスが登録され″ており切換回路
２７ではＴＬＢ−ＤＡＴＡ部の出力が切換回路２８では
ＬＡＲのページ内アドレスがそれぞれ選択され実アドレ
スが得られ物理アドレスレジスタ２６（略称Ｉ’ＡＲ）
にセットされる。前記ＴＬＢ−ＫＥＹ部９２に前記論理
アドレスが登録されていない場合、アドレス変換を行な
ってその結果が前記ＴＬＢ−ＫＥＹ部９２゜ＴＬＢ−Ｄ
ＡＴＡ部９６に登録される。このアドレス変換アルゴリ
ズムは公知であるので、ここでは説明を省く。

０ＰＵ１１からストア要求があった場合、前記アドレス
変換回路９０から実アドレスを得てアドレスバッファ回
路４０内の実アドレス部（略称５ＴＢ−ＲＡ）４５に格
納される。同じタイミングで前記Ｌ／１９１にセットさ
れている論理アドレスは前記アドレスバッファ回路４０
内の論理アドレス部（略称５ＴＢ−ＬＡ）４２に格納さ
れる。本実施例では前記回路４０はＦＩＦＯに構成され
ている。

前記ＣＰＵ１１からストアデータがデータノくツファ回
路５０に与えられると前記ＣＰＵ１１に対するストア動
作は完了したとみなすが、　　ＣＰＵ１１はノくイブラ
インによる先行制御を行なっている為、ストア用アドレ
スはストアデータとは独立に前記回路４０に格納される
。

読出動作の場合、前記アドレス変換回路９０から実アド
レスを得ると共に、それと並行して前記キャッシュメモ
リ制御回路２０内のキャッシュメモリ用のディレクトリ
であるアドレスアレイ２３を索引してオペランド用キャ
ッシュメモリ３０に所望のデータを含む１ブロツクが登
録されているか否かを比較回路２４により調べその結果
をアドレスアレイヒツトレジスタ２５（略称ＡＨＲ）に
セットする。通常バッファメモリに登録されている場合
、　　ＦＯ（）ＮＤ　ＢＬＯＣＫ　（略称ＦＤＢ　）と
いい、登録されていない場合　Ｎ０ＴＦＯＵＮＤＢＬＯ
ＣＫ（略称ＮＦ’Ｂ　）という。前記ＣＰＵ１１からオ
ペランド読出要求があると、前記ＬＡＲ９１にその読出
要求論理アドレスがセットされる。

一方、前記ＬＡＲ９１の全アドレス情報または一部は、
第１のアドレス一致検出回路６０内のｎ個の比較回路６
２に接続され前記５ＴＢ−ＬＡ　４２に登録されている
ストア論理アドレスの全部域たは一部と比較され、所望
のデータが前記回路５０に格納されているか否かを検出
し、その結果をストアバッファヒツトレジスタ６３（略
称５ＨＲ）にセットし、該５ＨＲ６３からは一致検出信
号が切換回路４６及び前記回路２０に送られ、前記ＬＡ
Ｒ９１にセットされた読出要求に伴なうアドレス情報は
一時的に止められ、前記５ＴＢ−ＲＡ４５のアドレス情
報が前記回路２０内のストアバッファ出力アドレスレジ
スタ（ＳＡＲ）２９に送られ前記切換回路２８を介して
前記ＡＡ２３を索引し対応するブロックアドレスがＡＡ
２３に登録すれていれば前記ＡＨＲ２４から前記回路３
０内のデ−タアレイ３２に前記回路５０からのストアデ
ータが前記ＰＡＲ２６で示されるアドレスにストアすべ
く指示が出される。かくして前記回路５ｏに格納されて
いるストアデータが全てまたは、前記回路６０で一致信
号が検出された５ＴＢ−ＬＡ内のストアアドレスに対応
するストアデータが前記ＤＡ３２にストアされた後、前
記ＬＡＲ９１で一時的に止められた読出要求論理アドレ
スが前記ＴＬＢ−ＫＥＹ部９２．　ＴＬＢ−ＤＡＴＡ部
９３．比較回路９４、ゲート回路９５を通して前記ＰＡ
Ｒ２６にセットされ、所望のデータが前記ＡＡ２３に登
録されていれば前記ＤＡ３２から前記ＰＡＲ２６と前記
ＡＨＲ２５で示される所望データがゲート３３を介して
読み出され前記切換回路４６を介して前記０ＰＵ１１に
送られる。

本実施例では特にストアバッファとＡＡを並列索引して
いてＡＡの索引結果をレジスタＡＨＲにセットしている
為、ストアバッファの索引を論理アドレスで行なう長所
が生まれる。すなわちストアバッファの索引の結果はレ
ジスタＳＨＲにセットされていてストアバッファ及びバ
ッファメモリのデータの有無をレジスタ（ソリツブフロ
ップかち構成される）の出力で直接判断できる為、ハー
ドウェアにとって論理素子の遅延時間に関し、非常に有
利となり、従って制御もやりやすくなる。

ところで仮想記憶方式では、異なる論理アドレスに対し
、同じ実アドレスを割り付けることがある。この場合、
１つの論理空間において異なる論理アドレスが同時に同
じ実アドレスを指してはいけ力いという条件が必要であ
る。論理空間の切換、及び主記憶装置のメモリエリアの
ページイン、ページアウトに際しては、アドレス変換バ
ッファの同期化が必要であり、且つ。

書込要求がストアバッファに存在しないことを確認しな
ければならない。もし、＠込要求がストアバッファに保
持されている場合は、すべての書込要求をストアバッフ
ァから掃き出して。

情報処理装置内で書込処理が終了した後、論理空間の切
換え、及び主記憶装置のページイン。

ページアウトが可能と々る。これは９本発明にかかわら
ず通常９行なっていることであり９本発明を実施する為
の制限とはならない。

以上述べたように９本発明によれば、アドレスバッファ
回路とデータバッファ回路を一組設け、この−組のバッ
ファ回路を別々に設けられたオペランド用キャッシュメ
モリと命令用キャッシュメモリとを組み合せた構成を備
えている。

したがって９本発明では、比較的少ないハードウェアで
キャッシュのヒツト率およびスループットを高めかつパ
イプライン方式の先行制御を行ナウＣＰＵをもつ情報処
理装置のパイプラインの流れの乱れによる時間損失を改
善しかつ先行制御によるオペランドの先取りゃ命令の先
取り（７）結果中ずる問題を解決したキャッシュメモリ
制御装置を提供することができる。これにより情報処理
装置の処理効率が改善できるという効果がある。

以下余白

【図面の簡単な説明】

第１図は本発明の一実施例に係るキャッシュメモリ制御
装置のブロック図、第２図は本発明の他の実施例に係る
キャッシュメモリ制御装置のブロック図、及び第３図は
第２図の実施例で使用されるアドレス変換器のブロック
図テある。、第１図において、１１・・・中央処理装置（０１）Ｕ
）。２４・・・オペランドアドレス出力ライン。２６・・・ストアデータ出力ライン、１２・・・主記憶
装置、２８・・・命令読出し要求ライン、　　　２０・
・・オペランド用キャッシュメモリ制御回路。２１・・・命令用キャッシュメモリ制御回路。６０・・・オペランド用キャッシュメモリ。３１・・・命令用キャッシュメモリ。４０・・・→−→−＃杵榊アドレスバッファ回路。 −゛。５０・・・に−奉≠半揃データバッ７ヶ回路。＋　　＋　　　□ ６０・・・第１のアドレス一致検出回路。６１・・・第２のアドレス一致検出回路。７０・・・アドレス比較ライン。８０・・・アドレスバッファ出力ライン。９０・・・アドレス変換回路。９２・・・ＴＬＢ　ＫＥＹ部、　　９３・・・ＴＬＢデ
ータ部。２３・・・アドレスアレイ　　略称ＡＡ３２・・・デー
タアレイ　　　略称ＤＡ４２・・・ストアバッファの論
理アドレス部略称５ＴＢ−ＬＡ４５・・・ストアバッファの実アドレス部略称５ＴＢ−
ＲＡ９１・・・論理アドレスレジスタ　略称ＬＡＲ２６・・
・物理アドレスレジスタ　略称ＰＡＲ２９・・・ストア
バッファ出力アドレスレジスタ略称５ＡＲ２５・・・アトレスアレイヒツトレジスタ略称ＡＨＲ６３・・・ストアバッファヒツトレジスタ略称５ＩＲ９４・・・比較回路２４・・・　１６２・・・　Ｉ２７・・・切換回路１２８・・・切換回路２４６・・・切換回路６９５・・・ＡＮＤゲー１３３・・・

Claims

【特許請求の範囲】１、主記憶装置と中央処理装置との間に設けられたキャ
ッシュメモリ制御装置において、前記主記憶装置に記憶
されている命令情報の一部を−゛時的記憶し、前記主記
憶装置の代りに、前記中央処理装置との間で命令情報の
授受を行なう命令用キャッシュメモリと；前記主記憶装
置に記憶されているオペランド情報の一部を一時的に記
憶し、前記主記憶装置の代りに、前記中央処理装置との
間でオペランド情報の授受を行なウオペランド用キャッ
シュメモリと；前記中央処理装置から前記主記憶装置へ
のストア要求に応答して、前記ストア要求に伴なうスト
アアドレス情報とストアデータ情報とをそれぞれ独立に
受は取り一時的に記憶し、出力すべきストアアドレス情
報とストアデー＼夕情報とが揃うと６前記命令用キヤツ
シユメモリ、　＋’＋ＩＩ　＋１ｔ：　Ａペランド用キ
ャッシュメモリ、前記主記憶装置にパッソアストア要求
を発生するキャッシュストアバッファ回路と；前記中央
処理装置及び前記キャッシュストアバッファ回路とに結
合され、前記中央処理装置からの命令読出し要求アドレ
ス情報と前記キャッシュストアバッファ回路に一時的に
記憶されている全てのアドレス情報とを比較し、一致し
たアドレスが検出されると、命令アドレス一致検出情報
を発生する命令アドレス一致検出回路と；前記中央処理
装置に結合されると共に、前記キャッシュストアバッフ
ァ回路に前記命令アドレス一致検出回路と共通に結合さ
れ、前記中央処理装置からのオペランド読出し要求アド
レス情報と珀記キャッシュストアバッファ回路に一時的
に記憶されている全てのアドレス情報とを比較し、一致
アドレスが検出されると、オペランドアドレス一致検出
情報を発生するオペランドアドレス一致検出回路と；前
記中央処理装置、前記主記憶装置、前記命令用キャッシ
ュメモリ、及び前記キャッシュストアバッファ回路とに
結合された命令用キャッシュメモリ制御部；及び前記中
央処理装置、前記主記憶装置、前記オペランド用キャッ
シュメモリ及び前記キャッシュストアバッファ回路とに
結合されたオペランド用キャッシュメモリ制御部と；を
備え、前記命令用キャッシュメモリ制御部は前記中央処
理装置からの命令読出し要求式応答して前記命令用キャ
ッシュメモリにその要求アドレスが存在するか否かをチ
ェックし、要求アドレスがあれば該命令用キャッシュメ
モリから要求アドレスの命令情報を読み出し、要求アド
レスがなければ前記主記憶装置から前記要求アドレスの
命令情報を読み出し前記命令用キャッシュメモリに記憶
するよう制御し、前記斧ヤッシュストアパッファ回路か
らのストア要求に応答して前記命令用キャッシュメモリ
に該ストアアドレスが存在するか否かをチェックし要求
アドレスがあれば前記ストアバッファ回路からのストア
情報を該命令用キャッシュメモリの要求アドレスにスト
アするよう制御し、前記命令アドレス一致検出情報が発
生した場合、前記オペランド用キャッシュメモリ制御回
路を停止さセタ状態で前記キャッシュストアバッファ回
路からのストア要求を優先して処理するように制御し′
　前記オペランド用キャッシュメモｌＪ制御！部は前記中央処理装置からのオペランド読出し要求に応
答して前記オペランド用キャッシュメモリにその要求ア
ドレスが存在するか否かをチェックし要求アドレスがあ
れば該オペランド用キャッシュメモリから要求アドレス
のオペランド情報を読み出し要求アドレスがなければ前
記主記憶装置から前記要求アドレスのオペランド情報を
読み出し前記オペランド用キャッシュメモリに記憶する
よう制御し、前記キャッシュストアバッファ回路からの
ストア要求に応答して前記オペランド用キャッシュメモ
リに該ストアアドレスが存在するか否かをチェックし要
求アドレスがあれば前記ストアバッファ回路からのスト
ア情報を該オペランド用キャッシュメモリの要求アドレ
スにストアするよう制御し、前記オペランドアドレス一
致検出情報が発生した場合、前記命令用キャッシュメモ
リ制御回路を停止させた状態では前、記キャッシュスト
アバッファ回路からのストア要求を優先して処理するよ
うに制御することを特徴とするキャッシュメモリ制御装
置。