JPS60152049A - キヤパシタ - Google Patents
キヤパシタInfo
- Publication number
- JPS60152049A JPS60152049A JP59007110A JP711084A JPS60152049A JP S60152049 A JPS60152049 A JP S60152049A JP 59007110 A JP59007110 A JP 59007110A JP 711084 A JP711084 A JP 711084A JP S60152049 A JPS60152049 A JP S60152049A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- electrode
- insulating film
- electrodes
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は大規模集積回路に係り、特に大規模集積回路の
実現に必要な小面積かつ大容量のキャパシタに関する。
実現に必要な小面積かつ大容量のキャパシタに関する。
従来の第１の電極／絶縁膜／第２の電極／任意の基板が
それぞれ積層されているキャパシタ、たとえば積層型キ
ャパシタセル（８ＴＣ）などではその製造においては第
２の電極を積層した時点でホトエッチ、ングを行い第２
の電極のパターンを形成してから、絶縁膜、そして第１
の電極を積層し再びホトエツチングを行いキャパシタを
形成するという工程が採られていたために少なくとも２
回以上のホトエツチングを行なわなければならす製造工
程数が多く複雑になる欠点があった。
それぞれ積層されているキャパシタ、たとえば積層型キ
ャパシタセル（８ＴＣ）などではその製造においては第
２の電極を積層した時点でホトエッチ、ングを行い第２
の電極のパターンを形成してから、絶縁膜、そして第１
の電極を積層し再びホトエツチングを行いキャパシタを
形成するという工程が採られていたために少なくとも２
回以上のホトエツチングを行なわなければならす製造工
程数が多く複雑になる欠点があった。
たとえば、第１図のキャパシタ断面図を用いて示せば、
１は８１基板、２は素子間分離絶縁膜、−３は１０００
人の膜厚のＷ膜、４は３００人のＴａ２０５ 廓、５は
Ｗ電極、６はＡ４膜である。こ゛の製造工程において、
ホトエツチング工程は下部Ｗ電極と上部Ａｔ／Ｗ電極と
があるので少なくとも２度は必要とがり、ホトマスク合
わせのずれによるキャパシタ部面積の減少などの欠点が
あった。
１は８１基板、２は素子間分離絶縁膜、−３は１０００
人の膜厚のＷ膜、４は３００人のＴａ２０５ 廓、５は
Ｗ電極、６はＡ４膜である。こ゛の製造工程において、
ホトエツチング工程は下部Ｗ電極と上部Ａｔ／Ｗ電極と
があるので少なくとも２度は必要とがり、ホトマスク合
わせのずれによるキャパシタ部面積の減少などの欠点が
あった。
本発明の目的は上記従来技術の欠点に鑑み、特に高集積
ＬＳＩの実現に必要な小面積かつ大容量のキャパシタの
製造工程数を削減しかつ良好な絶縁耐圧を得ることにあ
る。
ＬＳＩの実現に必要な小面積かつ大容量のキャパシタの
製造工程数を削減しかつ良好な絶縁耐圧を得ることにあ
る。
本発明では電極のフォトエツチング工程を減らすために
コンタクトホール部のＳｉ表面上に高融点金属Ｗ、ＭＯ
あるいはＷシリサイド、ＭＯシリサイドなどを用いその
上に比誘電率の大きい絶縁膜Ｔａ２０５１・啄そして第
２の電極として再びＷ。
コンタクトホール部のＳｉ表面上に高融点金属Ｗ、ＭＯ
あるいはＷシリサイド、ＭＯシリサイドなどを用いその
上に比誘電率の大きい絶縁膜Ｔａ２０５１・啄そして第
２の電極として再びＷ。
ＭＯまたはＷシリサイド、へ４０シリサイドを順次積；
―し１度のホトエツチングによりパターンを形成した。
―し１度のホトエツチングによりパターンを形成した。
ところが前記キャパシタでは上部と下部の電極の側面に
おいて表面リークが起こり、特に基板の表面が汚染され
ているときはリーク電流が大きく信頼性が低下した。そ
こで酸素雰囲気中で上記の基板を熱処理することにより
電極の側面部を酸化した。この結果表面リークはなくな
り良好な絶縁耐圧を得られ、信頼性が高く、かつ製造工
程が少なく、小面積で大容量のキャパシタ断面図するこ
とができた。
おいて表面リークが起こり、特に基板の表面が汚染され
ているときはリーク電流が大きく信頼性が低下した。そ
こで酸素雰囲気中で上記の基板を熱処理することにより
電極の側面部を酸化した。この結果表面リークはなくな
り良好な絶縁耐圧を得られ、信頼性が高く、かつ製造工
程が少なく、小面積で大容量のキャパシタ断面図するこ
とができた。
以下、実施例に１って本発明の詳細な説明する。
キャパシタ製造工程において、上部及び下部電極と絶縁
膜の加工を同一マスクを用いて行うことによれば、工程
が短縮されて有利である。
膜の加工を同一マスクを用いて行うことによれば、工程
が短縮されて有利である。
第２図は本発明によるキャパシタ断面図を示したもので
ある。１はＳｉ基板、２は素子間分離絶縁膜、３は約１
０００人の膜厚のＷ電極、４は約３００人のＴａ２０５
膜、５は１０００人のＷ電極、６はＡｔ電極、７は酸化
タングステンである。このキャパシタ製造工程ではＷ膜
３ 、 Ｔａ２０ｓ ＰＡ ４ ＋ＷＷＳ２よびＡｔ膜
６を積層したのちＡｔ／Ｗ／Ｔａ２Ｕ３／Ｗ各膜を同一
のホトマスクを用いてト°ライエツチングにより電極の
加工を行なう。
ある。１はＳｉ基板、２は素子間分離絶縁膜、３は約１
０００人の膜厚のＷ電極、４は約３００人のＴａ２０５
膜、５は１０００人のＷ電極、６はＡｔ電極、７は酸化
タングステンである。このキャパシタ製造工程ではＷ膜
３ 、 Ｔａ２０ｓ ＰＡ ４ ＋ＷＷＳ２よびＡｔ膜
６を積層したのちＡｔ／Ｗ／Ｔａ２Ｕ３／Ｗ各膜を同一
のホトマスクを用いてト°ライエツチングにより電極の
加工を行なう。
その後摂氏４５０度の酸素雰囲気中で熱処理を行った。
そのさい、Ａ４電極に覆われていない上部及び下部のＷ
電極の側面は酸化され酸化タングステン７が形成され表
面リークがなくなり良好な絶縁耐圧が得られ信頼性が向
上した。このとき７のＡｔ電極の酸化は僅かである。製
造工程数は大巾に削減できた。
電極の側面は酸化され酸化タングステン７が形成され表
面リークがなくなり良好な絶縁耐圧が得られ信頼性が向
上した。このとき７のＡｔ電極の酸化は僅かである。製
造工程数は大巾に削減できた。
本実施例ではキャノくシタの電極としてＷを用いて説明
したが、発明者らはＷ以外に少なくともＭＯ，Ｗシリサ
イド、ＭＯシリサイドを用いても同様の効果を得ること
ができた。さらに同様の効果はキャパシタの電極材料が
酸化して良好な絶縁耐圧を有する絶縁体となる’ｌ”ａ
、Ｎｂ、ＬＬｆ。
したが、発明者らはＷ以外に少なくともＭＯ，Ｗシリサ
イド、ＭＯシリサイドを用いても同様の効果を得ること
ができた。さらに同様の効果はキャパシタの電極材料が
酸化して良好な絶縁耐圧を有する絶縁体となる’ｌ”ａ
、Ｎｂ、ＬＬｆ。
Ｔｉなどでも得られた。
また、絶縁膜として酸化タンタルの他に、酸化ニオビウ
ム、酸化ノ・フニウム、酸化チタン、酸化アルミニウム
、窒化シリコンなどを用いてもよい。
ム、酸化ノ・フニウム、酸化チタン、酸化アルミニウム
、窒化シリコンなどを用いてもよい。
それから、Ａｔのドライエッチには塩素化物系ガスを用
いた。また、ＷとＴａ２０５はＳ Ｆｇガスで十分なエ
ツチング速度が得られた。ＷとＴａ２０５のドライエッ
チ加工は他の弗化物ガスを用いてもよい。
いた。また、ＷとＴａ２０５はＳ Ｆｇガスで十分なエ
ツチング速度が得られた。ＷとＴａ２０５のドライエッ
チ加工は他の弗化物ガスを用いてもよい。
本発明では第１の電極／絶縁膜／第２の電極を同一のホ
トマスクを用いてエツチングするため製造工程が大幅に
削減できる。また、下地電極がコンタクトホールの周辺
の素子間分離絶縁膜の上部にも形成できるため、素子間
分離絶縁膜があってもキャパシタ部の面積の増大を招か
ない積み上げ型キャパシタセル（８ＴＣ）を容易に形成
できる。
トマスクを用いてエツチングするため製造工程が大幅に
削減できる。また、下地電極がコンタクトホールの周辺
の素子間分離絶縁膜の上部にも形成できるため、素子間
分離絶縁膜があってもキャパシタ部の面積の増大を招か
ない積み上げ型キャパシタセル（８ＴＣ）を容易に形成
できる。
また、キャパシタの上下の電極を同時にエツチングする
ため、マスク合わせのずれがあってもキャパシタの面積
の減少を招かないなどの利点がある。
ため、マスク合わせのずれがあってもキャパシタの面積
の減少を招かないなどの利点がある。
つまり従来の８ＴＣ構造においてはキャパシタの上部電
極と下部電極を異なるマスクで加工せざるを得なかった
ためマスク合わせのｆ＃度上の問題でキャパシタの電僕
の面積は余裕を持たせ大きく設計しなければならず、Ｓ
ＴＣ実用化の大きな障害となっていた。
極と下部電極を異なるマスクで加工せざるを得なかった
ためマスク合わせのｆ＃度上の問題でキャパシタの電僕
の面積は余裕を持たせ大きく設計しなければならず、Ｓ
ＴＣ実用化の大きな障害となっていた。
本発明によれば、積み上げ型キャパシタ（ＳＴＣ）の作
成工程数を削減できかつ良好な絶縁耐圧を得られる効果
がある。
成工程数を削減できかつ良好な絶縁耐圧を得られる効果
がある。
第１図は従来のキャパシタの断面図である。第２図は本
発明のキャパシタの断面図である。 １・・・ＳＬ基板、２・・・素子間分離絶縁膜、３・・
・下部Ｗ電極、４・・・Ｔａ２ ｏｓ膜、５・・・土部
Ｗ電極、６・・・ＡｚｌｌＬ７・・・酸化タングステン
。 代理人 弁理士 高橋明夫
発明のキャパシタの断面図である。 １・・・ＳＬ基板、２・・・素子間分離絶縁膜、３・・
・下部Ｗ電極、４・・・Ｔａ２ ｏｓ膜、５・・・土部
Ｗ電極、６・・・ＡｚｌｌＬ７・・・酸化タングステン
。 代理人 弁理士 高橋明夫
Claims (1)
- 【特許請求の範囲】 １、第１の電極／絶縁膜／第２の電極／任意の基板がそ
れぞれ積層されているキャパシタにおいて、該第１及び
第乏゛の電極の側面が酸化され構成されていることを特
徴とするキャパシタ。 ２、 前記第１の電極／絶縁膜／第２の電極が同一ホト
マスクによってエツチング加工されていることを特徴と
する特許請求の範囲第１項記載のキャパシタ。 ３、前記第１及び第２の電極はＷ、、Ｍｏ、Ｗシリサイ
ド、Ｍｏシリサイドまたは’ｒａ、Ｎｂ。 １（ｆ、 ’ｌ’ｉによって構成されていることを特徴
とする特許請求の範囲第１項記載のキャパシタ。 ４、前記絶縁膜は酸化タンタル、酸化ニオビウム。 酸化ハフニウム、酸化チタン、酸化アルミニウム、窒化
シリコンによって構成されていることを特徴とする特許
請求の範囲第１項記載のキャパシタ。 ５、エツチング方法はドライエツチングとし、弗化物ガ
スを用いることを特徴とする特許請求の範囲第２項記載
のキャパシタ。 ６、前記任意の基板は−８ｉであることを特徴とする特
許請求の範囲第１項記載のキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007110A JPS60152049A (ja) | 1984-01-20 | 1984-01-20 | キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59007110A JPS60152049A (ja) | 1984-01-20 | 1984-01-20 | キヤパシタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152049A true JPS60152049A (ja) | 1985-08-10 |
Family
ID=11656946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59007110A Pending JPS60152049A (ja) | 1984-01-20 | 1984-01-20 | キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152049A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151060A (ja) * | 1988-12-02 | 1990-06-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02226754A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JPH02310958A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2014056887A (ja) * | 2012-09-11 | 2014-03-27 | Sumitomo Electric Device Innovations Inc | キャパシタの製造方法 |
-
1984
- 1984-01-20 JP JP59007110A patent/JPS60152049A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151060A (ja) * | 1988-12-02 | 1990-06-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02226754A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体集積回路用キャパシタ |
| JPH02310958A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2014056887A (ja) * | 2012-09-11 | 2014-03-27 | Sumitomo Electric Device Innovations Inc | キャパシタの製造方法 |
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