JPS61141128A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多層構造により集積回路を構成する半導体装
置の製造方法に関するものであり、詳細には不純物領域
と半導体層とのオーミックコンタクト形成方法の改良に
関するものである。

〔従来の技術〕

半導体装置においては、高集積化、歩留りの向上、製造
工程の簡素化などの要求があり、例えば半導体メモリの
分野では、メモリフリツブフロップ部の負荷ＭＯ３に多
結晶シリコン抵抗を用い、チップ面積の低減を図った負
荷抵抗型スタチックＲＡＭが提案されている。この負荷
抵抗型スタチックＲＡＭでは、メモリーセル内のフリッ
プ・フロ７ブを形成するＦＥＴ　（電界効果トランジス
タ）のドレイン領域やソース領域等の不純物領域上に、
多結晶シリコンからなる抵抗層を設けることができ、ま
た、その構成も簡略化することができるので、大容量化
やコストダウンに極めて有力であることが知られている
。

ところで、こめような構成の負荷抵抗型スタチ７りＲＡ
Ｍにおいては、各素子領域間の配線を多層配線とし、高
集積化に対応するために、上述の抵抗層と不純物領域と
の間にオーミックコンタクトを形成し、ＦＥＴのゲート
領域となる多結晶シリコン層と上記不純物領域のコンタ
クトを、上記抵抗層を介して行う、いわゆるベッドコン
タクト（シェアードコンタクト）と称される接続が行わ
れている。

すなわち、上記負荷抵抗型スタチックＲＡＭを作製する
場合には、先ず、第８図に示すように、Ｎ型基板の主面
に形成されたメモリーセルのＰウェル領域に、選択酸化
や、ゲート酸化、選択エツチング、イオン注入等の工程
を施して、素子分離ＳｉＯ□層（１０１）やゲート酸化
膜（１０２）を設け、ＭＯＳＦＥＴのゲート領域となる
第１の多結晶シリコン層（１０３）　と、このＦＥＴの
ソース領域、ドレイン領域となるＮ１層（１０４）　、
あるいは他方のＦＥＴのドレイン領域となるビ層（１０
５）を形成する。

次いで、第９図に示すように、眉間絶縁膜となる酸化シ
リコン膜（１０６）を例えばＣＶＤ等の手法により被着
形成し、一方のＦＥＴのゲート領域に接続される第１の
多結晶シリコンＦｉ（１０３）と、他方のＦＥＴのドレ
イン領域であるａ層（１０５）との電気的接続を図るた
めに、上記酸化シリコン膜（１０６）の所定の位置にコ
ンタクト窓部（１０６ａ）を形成する。

そして、上記酸化シリコン膜（１０６）上に、抵抗層と
なる第２の多結晶シリコン膜（１０７）を被着形成し、
上記ゴ層（１０５）と第２の多結晶シリコン層（１０７
）及び上記第１の多結晶シリコンｊｉｉ　（１０３）と
第２の多結晶シリコンｊｆｉ（１０７）の接続を図り、
これら３者間の電気的接点を形成する。

しかしながら、このような製造方法により上述の負荷抵
抗型スタチックＲＡＭを作製する場合には、上記Ｖ層（
１０５）や第１の多結晶シリコン層（１０３）の表面に
形成される自然酸化膜が問題となる。

例えば、これら低抵抗、高濃度のＮ”Ｆｉｉ（１０５）
や第１の多結晶シリコン層（１０３）は、空気にさらし
たり、純水中で洗浄することにより、極めて容易に酸化
され、その表面に自然酸化膜（Ｓ　ｉ　Ｏｚ膜）が形成
される。したがって、上記コンタクト窓部（１０６ａ）
をエツチングにより開口すると、このコンタクト窓部（
１０６ａ）内に露出するＮ１層（１０５）や第１の多結
晶シリコン層（１０３）上には直ちに自然酸化膜ができ
、このため、この上に第２の多結晶シリコ：／Ｉ’１ｌ
（１０７）を形成シテモ、Ｎ”１ｉ（１０５）　ト第２
ノ多結晶シリコン層（１０７）間、あるいは上記第１の
多結晶シリコンｌ’１ｉｌ（１０３）と第２の多結晶シ
リコン層（１０７）間の電気的導通を充分に確保するこ
とは難しい０例えば、上述の方法によった場合には、そ
の歩留りは４０〜５０％程度で、高集積化の大きな妨げ
となっている。

特に、上記第１の多結晶シリコン層（１０３）と第２の
多結晶シリコン層（１０７）間の自然酸化膜はコンタト
を取り易いが、ＮＴｉ（１０５）上の自然酸化膜は、ア
ニール処理を行っても安定で、コンタクト性を改善する
ことができない。

〔発明が解決しようとする問題点〕

このように、不純物層であるＮ＋Ｊｉと、半導体層であ
る多結晶シリコン層とのオーミックコンタクトをはかる
場合には、上記不純物層上の自然酸化膜が問題で、接続
不良やコンタクト抵抗の増加につながり、製品の歩留り
にも影響していた。

そこで本発明は、不純物層上の自然酸化膜を破壊し、こ
の不純物層と半導体層間のオーミックコンタクトを安定
に形成することが可能な半導体装置の製造方法を提供す
ることを目的とし、これにより、コンタクト抵抗が小さ
く信頼性の高い半導体装置を歩留りよく提供することを
目的とする。

〔問題点を解決するための手段〕

本発明者等は、良好なオーミックコンタクトを形成せん
ものと鋭意検討の結果、多結晶シリコン層と多結晶シリ
コン層とのコンタクトはアニール処理等により容易に改
善できること、イオンミキシング技術を利用して薄い多
結晶シリコン膜の下の自然酸化膜を破壊することができ
ること、を知見するに至った。

本発明は、このような知見に基づいて達成されたもので
あって、表面に自然酸化膜を有する不純物領域上に半導
体層を形成し、上記不純物領域と上記半導体層とのオー
ミックコンタクトを形成するにあたり、上記不純物領域
上に第１の半導体層を形成し、この第１の半導体層に対
してイオン注入を施して上記自然酸化膜を破壊した後、
上記第１の半導体層上に第２の半導体層を形成し、熱処
理を施すことを特徴とするものである。

〔作用〕

このように、自然酸化膜が形成される不純物領域の上に
、あらかじめ厚さの薄い多結晶シリコン膜（第１の半導
体Ｆｉ）を形成し、この多結晶シリコン膜に対してイオ
ン注入を行うことにより、上記不純物領域上の自然酸化
膜が破壊され、上記不純物領域と上記多結晶シリコン膜
間に良好なオーミックコンタクトが形成され、さらに上
記多結晶シリコン膜上に第２の多結晶シリコン膜（第２
の半導体Ｎ）を形成することにより、多結晶シリコン膜
の膜厚も確保される。

〔実施例〕

次に、本発明を負荷抵抗型スタチックＲＡＭの製造に通
用した一実施例について、図面を参照しながら説明する
。

負荷抵抗型スタチックＲＡＭは、第７図に示すように、
２つのＭＯＳ　　ＦＥＴのソース領域あるいはドレイン
領域となる不純物領域（１）と、これらＦＥＴのゲート
領域に接続され多結晶シリコンからなるゲート電極（２
）　、　（３）及びやはり多結晶シリコンからなる抵抗
層（４）とから構成される。そして、一方のＦＥＴのゲ
ート電極（２）の一端部（２ａ）は、他方のＦＥＴのド
レイン領域である不純物層（１）及び抵抗層（４）の一
端部（４ａ）と矩形のコンタクト窓部（５）において接
続され、他方のＦＥＴのゲート電極（３）の一端部（３
ａ）は、先の一方のＦＥＴのドレイン領域である不純物
層（１）及び抵抗ｉｉ　（４）の他端部（４ｂ）とコン
タクト窓部（６）において接続される。

このように構成される負荷抵抗型スタチックＲＡＭを製
造するにあたり、上記コンタクト窓部（５）。

（６）における不純物層（１）、ゲート電極（２）　、
　（３）及び抵抗層（４）間の接続状態を良好なものと
するには、次のような方法によればよい。

以下、本発明の製造方法について説明する。

上述の構成の負荷抵抗型スタチ７りＲＡＭを製造するに
は、先ず、第１図に示すように、選択酸化やゲート酸化
によって、素子分離ＳｉＯ□層（１１）やゲート酸化膜
（１２）を形成した後、多結晶シリコン膜を被着してゲ
ート電極（１３）形成し、さらに、＾Ｓ等をイオン注入
してＭＯＳ　　ＦＥＴのソース領域やドレイン領域とな
る不純物ｆｉｔ（１４）　（ＮＪｉｉ）を形成する。

次いで、第２図に示すように、上記ゲート電極（１３）
の上に、眉間絶縁膜となる酸化シリコン膜（１５）を、
例えばＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄ
ｅｐｏｓｉｔｉ。

ｎ）により被着する。

そして、第３図に示すように、上記酸化シリコン膜（１
５）に対してエツチングを施し、上記不純物層（１４）
やゲート電極（１３）、あるいは後述の抵抗層間の接続
を図る必要のある部分に、コンタクト窓部（１５ａ）を
形成する。このとき、上記コンタクト窓部（１５ａ）内
に露出する不純物層（１４）上には、流水洗浄時やプレ
ヒート時に自然酸化膜（１６）が表面に形成される。

そこで、第４図に示すように、上記コンタクト窓部（１
５ａ）において、上記不純物層（１４）や上記ゲート電
極（１３）と接続される抵抗層として、先ず、第１の多
結晶シリコンＮ（１７）を、１００〜５００人の膜厚で
形成する。

そして、第５図に示すように、上記第１の多結晶シリコ
ン層（１７）に対してＩｔｇをイオン注入し、上記不純
物Ｆｉｉ（１４）上の自然酸化膜（１６）を破壊する。

上記自然酸化ＩＩ（１６）を破壊するために注入するイ
オンとしては、例えば＾Ｓの他、Ｍｏ、％ＬＴｉ、Ｔａ
等の質量の大きな金属元素が挙げられる。これら金属元
素を使用する場合には、上記第１の多結晶シリコン層（
１７）の膜厚を２００〜４００人程度に設定することが
好ましい。

また、上記各イオンを注入してそのノンキング効果によ
り自然酸化膜（１６）を破壊するわけであるが、これら
イオン注入時の注入エネルギーは、上記第１の多結晶シ
リコン層（１７）の膜厚に応じて設定すればよい。例え
ば、上記第１の多結晶シリコン層（１７）の膜厚が、４
００人であるときに、＾Ｓを注入エネルギー８０　Ｋｅ
Ｖ、打ち込みドーズ量ｌ×１０”　ａＪ程度の条件でイ
オン注入すればよい、このように設定することにより、
注入されるイオンの投射飛程（プロジェクシコン・レン
ジ）が、上記第１の多結晶シリコンｆｆ１（１７）と不
純物層（１４）の界面にある自然酸化膜（１６）付近に
達し、この自然酸化１％（１６）を効率的に破壊するこ
とができる。

ところで、この注入エネルギーを高くすれば、上記第１
の多結晶シリコン層（１７）の膜厚を厚くすることがで
き、この第１の多結晶シリコン１ｉ（１７）をそのまま
抵抗層として使用することも考えられるが、例えば、こ
の第１の多結晶シリコン層（１７）の厚みを２０００〜
３０００人とすると、上記第１の多結晶シリコン層（１
７）と不純物層（１４）の界面にある自然酸化Ｍｌ（１
６）にダメージを与えるためのイオン注入エネルギーは
、極めて高くなり、現状の装置では実現は難しい。

このように、イオン注入によって不純物Ｆｉｔ（１４）
と第１の多結晶シリコン層（１７）との界面に存在する
自然酸化ＭＴ＃（１６）を破壊し、これら各層（１４）
　、　（１７）間にオーミックコンタクトを形成した後
、第６図に示すように、上記第１の多結晶シリコンｌ１
ｉ（１７）と同じ平面パターンで、この第１の多結晶シ
リコン層（１７）上に、第２の多結晶シリコン層（Ｉ８
）を被着形成する。さらに、アニール処理等の熱処理を
施して、上記第１の多結晶シリコン層（１７）と第２の
多結晶シリコン層（１８）とを一体化し、所定の膜厚の
抵抗層（１９）とするとともに、上記抵抗層（１９）と
第１の多結晶シリコン層（１３）の間にある自然酸化膜
を分散する。

以上の工程により、不純物層（１４）と、半導体層であ
る抵抗層（１９）間に、良好なオーミックコンタクトが
形成され、信頼性の高い負荷抵抗型スタチックＲＡＭが
作製される。

〔発明の効果〕

上述の説明からも明らかなように、本発明においては、
不純物領域と半導体層間にオーミックコンタクトを形成
するにあたって、先ず、イオン注入によって界面に存在
する自然酸化膜を破壊しうる程度の膜厚の第１の半導体
層を形成し、Ａｓ等のイオン注入により上記自然酸化膜
を破壊した後、所定の膜厚となるように、上記第１の半
導体層上に第２の半導体層を形成しているので、これら
半導体層と不純物領域間のコンタクト抵抗が低減し、信
頼性の高い半導体装置を歩留り良く供給することができ
る。

【図面の簡単な説明】

第１図ないし第６図は本発明にかかる半導体装置の製造
方法をその工程順序に従って示すものであり、それぞれ
第７図Ｙ−Ｙ線の位置での断面図である。第７図は負荷
抵抗型スタチックＲＡＭの一例を示す概略的な平面図で
ある。 第８図及び第９図は従来の製造方法を工程順に示す断面
図である。 １４・・・不純物層 １６・・・自然酸化膜

Claims (1)

【特許請求の範囲】
1. 表面に自然酸化膜を有する不純物領域上に半導体層を形
   成し、上記不純物領域と上記半導体層とのオーミックコ
   ンタクトを形成するにあたり、上記不純物領域上に第１
   の半導体層を形成し、この第１の半導体層に対してイオ
   ン注入を施して上記自然酸化膜を破壊した後、上記第１
   の半導体層上に第２の半導体層を形成し、熱処理を施す
   ことを特徴とする半導体装置の製造方法。