JPS60152053A - Ｉ↑２ｌ半導体装置 - Google Patents
Ｉ↑２ｌ半導体装置Info
- Publication number
- JPS60152053A JPS60152053A JP59008072A JP807284A JPS60152053A JP S60152053 A JPS60152053 A JP S60152053A JP 59008072 A JP59008072 A JP 59008072A JP 807284 A JP807284 A JP 807284A JP S60152053 A JPS60152053 A JP S60152053A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- type diffusion
- diffusion region
- region
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、工２Ｌゲートを有する半導体集積回路装置、
とくに工２Ｌゲートの伝播遅延時間の改善を可能にした
構造に関する。
とくに工２Ｌゲートの伝播遅延時間の改善を可能にした
構造に関する。
従来例の構成とその問題点
近年、バイポーラ集積回路においても従来のリニア回路
にデジタル回路が積極的に取り入れられるようになって
きている。かかるリニア・デジタル共存型集積回路にｌ
２Ｌゲートが広く用いられている。
にデジタル回路が積極的に取り入れられるようになって
きている。かかるリニア・デジタル共存型集積回路にｌ
２Ｌゲートが広く用いられている。
従来の半導体集積回路におけるｌ２Ｌゲートの断面構造
を第１図に示す。同図において、１はＰ型シリコン基板
、２は−Ｎ型拡散領域、３はＮ型エピタキシャル層、４
はＰ型拡散領域でこれによって各々の素子を分離する。
を第１図に示す。同図において、１はＰ型シリコン基板
、２は−Ｎ型拡散領域、３はＮ型エピタキシャル層、４
はＰ型拡散領域でこれによって各々の素子を分離する。
５はＮ型拡散領域でＩＬゲグーのエミッタとなる。６．
了はＰ型拡散領域で、各々ｌ２ＬＮＰＮトランジスタの
ベース、１２Ｌ・ＰＮＰ ）ランジスタのエミッタとな
る。ａ ｆ−Ｊ Ｐ型拡散領域ｅ内に形成されたＮ型拡
散領域であり、１２Ｌゲートのコレクタとなる。づは保
護酸化膜で１０は電極（アルミニウム配線層）である。
了はＰ型拡散領域で、各々ｌ２ＬＮＰＮトランジスタの
ベース、１２Ｌ・ＰＮＰ ）ランジスタのエミッタとな
る。ａ ｆ−Ｊ Ｐ型拡散領域ｅ内に形成されたＮ型拡
散領域であり、１２Ｌゲートのコレクタとなる。づは保
護酸化膜で１０は電極（アルミニウム配線層）である。
１１は、追加拡散で形成されたＮ型拡散領域で、ｌ２Ｌ
・ＮＰＮ トランジスタのｈＦＥ を向上させる為、ｌ
２ＬのＰ２１ベース領域６の実効不純物濃度を低減させ
るものである。
・ＮＰＮ トランジスタのｈＦＥ を向上させる為、ｌ
２ＬのＰ２１ベース領域６の実効不純物濃度を低減させ
るものである。
しかし、従来の工２Ｌゲートの構成では伝播遅延時間が
遅いという不都合があった。その為、Ｉ２Ｌゲートを高
速動作させる場合、バイアス電流を大きくしなければな
らず低消費電力化という面で不利となる。
遅いという不都合があった。その為、Ｉ２Ｌゲートを高
速動作させる場合、バイアス電流を大きくしなければな
らず低消費電力化という面で不利となる。
発明の目的
本発明は上記欠点を除去し、ｌ２Ｌゲートの高速化を可
能とする構造を提供するものである。
能とする構造を提供するものである。
発明の構成
本発明は、要約するに、半導体基板面上にｌ２Ｌ・ＰＮ
Ｐ ）ランジスタおよびｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジ
スタをそなえ、前記ｌ２Ｌ−Ｐ Ｎ Ｐ ｌ−ランジス
タのベース領域がエピタキシャル層で構成され、かつ、
前記ｌ２Ｌ−ＮＰＮトランジスタのベース領域直下に前
記ｌ２Ｌ−ＰＮＰトランジスタのベース領域より高濃度
のＮ型拡散領域を有するものであり、これにより、ＰＮ
Ｐ ）ランジスタの高速動作化がはかられる。
Ｐ ）ランジスタおよびｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジ
スタをそなえ、前記ｌ２Ｌ−Ｐ Ｎ Ｐ ｌ−ランジス
タのベース領域がエピタキシャル層で構成され、かつ、
前記ｌ２Ｌ−ＮＰＮトランジスタのベース領域直下に前
記ｌ２Ｌ−ＰＮＰトランジスタのベース領域より高濃度
のＮ型拡散領域を有するものであり、これにより、ＰＮ
Ｐ ）ランジスタの高速動作化がはかられる。
実施例の説明
第２図は、本発明の一実施例である半導体集積回路装置
を示す図である。同図において、１はシリコン基板、２
はＮ型拡散領域、３はＮ型エピタキシャル層、４はＰ型
拡散領域でこれによって各々の素子を分離する。６はＮ
型拡散領域でｌ２Ｌゲートのエミッタと々る。６．了は
Ｐ型拡散領域で、各々ｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジス
タのベース、 ｌ２Ｌ−ＰＮＰトランジスタのエミッタ
となる。８はＰ型拡散領域６内に形成されたＮ型拡散領
域であり、ｌ２Ｌゲートのコレクタとなる。９は保護酸
化膜で１０は電極（アルミニウム配線層）である。１１
．１２はＮ型拡散領域である。本発明は、第２図に示す
ように、 ■ １１のＮ型拡散層をｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジ
スタのベース領域内にとどめ、ｌ２Ｌ−Ｐ Ｎ Ｐ ）
、ランジスタのベース領域の主要部分には形成しない。
を示す図である。同図において、１はシリコン基板、２
はＮ型拡散領域、３はＮ型エピタキシャル層、４はＰ型
拡散領域でこれによって各々の素子を分離する。６はＮ
型拡散領域でｌ２Ｌゲートのエミッタと々る。６．了は
Ｐ型拡散領域で、各々ｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジス
タのベース、 ｌ２Ｌ−ＰＮＰトランジスタのエミッタ
となる。８はＰ型拡散領域６内に形成されたＮ型拡散領
域であり、ｌ２Ｌゲートのコレクタとなる。９は保護酸
化膜で１０は電極（アルミニウム配線層）である。１１
．１２はＮ型拡散領域である。本発明は、第２図に示す
ように、 ■ １１のＮ型拡散層をｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジ
スタのベース領域内にとどめ、ｌ２Ｌ−Ｐ Ｎ Ｐ ）
、ランジスタのベース領域の主要部分には形成しない。
■ ｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジスタのベース領域直
下に高濃度Ｎ型拡散領域１２を持つ。
下に高濃度Ｎ型拡散領域１２を持つ。
という二点が従来例と異なるものである。
この実施例を実現するには、シリコン基板１内に、埋込
みＮ型拡散領域２を形成後、ｌ２Ｌ−ＰＮＰトランジス
タのベース領域を除いた部分に燐を、例えば、表面濃度
〜１０１８／ｃｒｔｔとなる様に不純物を拡散しＮ型拡
散領域１２を形成する。上記拡散された不純物を後のエ
ピタキシャル成長、熱処理によってｌ２Ｌ−ＮＰＮトラ
ンジスタのベース領域直下寸で逆拡散させ、ｌ２Ｌ−Ｎ
Ｐ Ｎ ）ランジスタのベース領域直下に高濃度Ｎ型
領域１２を形成する。この高濃度Ｎ型領域１２は、大電
流バイアス領域でのｌ２Ｌゲートの高速化に役立つ。
みＮ型拡散領域２を形成後、ｌ２Ｌ−ＰＮＰトランジス
タのベース領域を除いた部分に燐を、例えば、表面濃度
〜１０１８／ｃｒｔｔとなる様に不純物を拡散しＮ型拡
散領域１２を形成する。上記拡散された不純物を後のエ
ピタキシャル成長、熱処理によってｌ２Ｌ−ＮＰＮトラ
ンジスタのベース領域直下寸で逆拡散させ、ｌ２Ｌ−Ｎ
Ｐ Ｎ ）ランジスタのベース領域直下に高濃度Ｎ型
領域１２を形成する。この高濃度Ｎ型領域１２は、大電
流バイアス領域でのｌ２Ｌゲートの高速化に役立つ。
エピタキシャル層３を成長後、燐をイオン注入によって
、例えば、表面濃度〜１０．／、７になる様に拡散しＮ
型拡散領域１１を形成する。
、例えば、表面濃度〜１０．／、７になる様に拡散しＮ
型拡散領域１１を形成する。
本発明は、このＮ型拡散領域１１形成工程において、ｌ
２Ｌ−ＰＮＰトランジスタのベース領域にはＮ型拡散領
域１１を設けないことを特徴とする。
２Ｌ−ＰＮＰトランジスタのベース領域にはＮ型拡散領
域１１を設けないことを特徴とする。
こうしておくと、ｌ２Ｌ−Ｐ Ｎ Ｐ ）ランジスタの
ベース領域はエビ濃度、例えば、〜１ｏ１６肩のままで
あり、ｌ２Ｌ−Ｐ Ｎ Ｐ ）ランジスタの電流輸送効
率ａの低下を防げる。この為、接合容量の充放電によっ
て伝播遅延時間が決定される低電流バイアス領域での伝
播遅延時間の向上がはかれる。また、第２図に示すよう
に１２Ｌ−ＰＮＰ）ランジスタのエミッタ直下に高濃度
Ｎ型領域１２を設けた場合には、下方向へのホールの注
入が防げられＩＬ−ＰＮＰ）ランジスタの横方向注入効
率が改善され、低消費電力化に寄与している。
ベース領域はエビ濃度、例えば、〜１ｏ１６肩のままで
あり、ｌ２Ｌ−Ｐ Ｎ Ｐ ）ランジスタの電流輸送効
率ａの低下を防げる。この為、接合容量の充放電によっ
て伝播遅延時間が決定される低電流バイアス領域での伝
播遅延時間の向上がはかれる。また、第２図に示すよう
に１２Ｌ−ＰＮＰ）ランジスタのエミッタ直下に高濃度
Ｎ型領域１２を設けた場合には、下方向へのホールの注
入が防げられＩＬ−ＰＮＰ）ランジスタの横方向注入効
率が改善され、低消費電力化に寄与している。
発明の効果
本発明のＩＬ半導体装置はリニア・デジタル共存型デバ
イスであるＩＬゲグーの動作速度の向上をはかり、半導
体集積回路装置の低消費電力化が可能となり、産業上、
極めて有効な効果を有するものである。
イスであるＩＬゲグーの動作速度の向上をはかり、半導
体集積回路装置の低消費電力化が可能となり、産業上、
極めて有効な効果を有するものである。
【図面の簡単な説明】
第１図ば従来のＩＬケートの構成図、第２図は本発明の
ＩＬケートの構成図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・埋込
みＮ型拡散領域、３・・・・・・エピタキシャル層、４
・・・・・・Ｐ型拡散領域（分離層）、６・・・・・・
Ｎ型拡散領域（ＩＬ。 エミッタ）、６・・・・・・Ｐ型拡散領域（ＩＬ、ベー
ス）、７・・・・・・Ｐ型拡散領域（ＩＬ：インジェク
タ）、８・・・・・・Ｎ型拡散領域（ＩＬ、コレクタ）
、９・・・・・・保護酸化膜、１ｏ・・・・・・アルミ
ニウム電極、１１・・・・・・Ｎ型拡散領域、１２・・
・・・・Ｎ型拡散領域。
ＩＬケートの構成図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・埋込
みＮ型拡散領域、３・・・・・・エピタキシャル層、４
・・・・・・Ｐ型拡散領域（分離層）、６・・・・・・
Ｎ型拡散領域（ＩＬ。 エミッタ）、６・・・・・・Ｐ型拡散領域（ＩＬ、ベー
ス）、７・・・・・・Ｐ型拡散領域（ＩＬ：インジェク
タ）、８・・・・・・Ｎ型拡散領域（ＩＬ、コレクタ）
、９・・・・・・保護酸化膜、１ｏ・・・・・・アルミ
ニウム電極、１１・・・・・・Ｎ型拡散領域、１２・・
・・・・Ｎ型拡散領域。
Claims (1)
- 半導体基板面上にｌ２Ｌ−ＰＮＰ）ランジスタおよびｌ
２Ｌ−ＮＰＮトランジスタを有し、前記ｌ２Ｌ−Ｐ Ｎ
Ｐトランジスタのベースがエピタキシャル層で構成さ
れ、且つ、前記ｌ２Ｌ−Ｎ Ｐ Ｎ ）ランジスタのベ
ース領域直下に前記ＰＮＰ ）ランジスタのベース領域
底部に埋込まれたＮ型拡散領域の不純物濃度よりも高濃
度のＮ型拡散領域を有する事を特徴とする工２Ｌ半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59008072A JPS60152053A (ja) | 1984-01-19 | 1984-01-19 | Ｉ↑２ｌ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59008072A JPS60152053A (ja) | 1984-01-19 | 1984-01-19 | Ｉ↑２ｌ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152053A true JPS60152053A (ja) | 1985-08-10 |
Family
ID=11683135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59008072A Pending JPS60152053A (ja) | 1984-01-19 | 1984-01-19 | Ｉ↑２ｌ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152053A (ja) |
-
1984
- 1984-01-19 JP JP59008072A patent/JPS60152053A/ja active Pending
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