JPS60138963A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60138963A JPS60138963A JP58247126A JP24712683A JPS60138963A JP S60138963 A JPS60138963 A JP S60138963A JP 58247126 A JP58247126 A JP 58247126A JP 24712683 A JP24712683 A JP 24712683A JP S60138963 A JPS60138963 A JP S60138963A
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- area
- stage
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の属する技術分野〕
本発明は同一半導体基板内にダ−リントン接続 ）１ト
ランジスタとその前段トランジスタのベース、 （：エ
ミッタ間に接続さね、るスピードアップダイオ−［′ド
（以下ＳＵＤと記す）と後段トランジスタのコレクタ、
エミッタ間に接続される高速度フリーホイーリングダイ
オード（以下ＦＷＤと記す）とを集積した半導体装置に
関する。
ランジスタとその前段トランジスタのベース、 （：エ
ミッタ間に接続さね、るスピードアップダイオ−［′ド
（以下ＳＵＤと記す）と後段トランジスタのコレクタ、
エミッタ間に接続される高速度フリーホイーリングダイ
オード（以下ＦＷＤと記す）とを集積した半導体装置に
関する。
同一半導体基板内に形成されるダーリントン接続トラン
ジスタは、例えば２段の場合第１図のような構造を有し
、Ｎ形シリコン基板１の中に二つのペース領域２．３が
形成され、その中にそれぞれエシニッタ領域４，５が設
けられ、ベース領域３とエミッタ！域４とを導体１１に
より接続することにより、第２図の等価回路に見られる
ような前段トランジスタス１０と後段トランジスタ加か
ら成り、エミッ、り端子Ｅ１ペース端子Ｂ１コレクタ端
子Ｃを有害るダーリントン接続トランジスタが得られる
。このようなダーリントン接続トランジスタのオフ時に
、後段トランジスタのペースからキャリアを抜いてスイ
ッチング速度を早くするために、第３甲に示すようなＳ
ＵＤと呼ばれるダイオード（９）を接続することはよく
知られている。このようなＳ ｔＪ ｌ） ３０をトラ
、ンジスタ１０ 、２（１と同一の半導体基′板に内蔵
するには第４図に示すようにペース領域３内ｌこエミッ
タ領域５と同様なＮ領域６を形成し、導体１２によりペ
ース端子Ｂと接続することによって構成できる。しかし
この場合等価回路は第５図のようになり、Ｎ領域６、Ｐ
領域３、Ｎ基板１からなるＮＰＮトランジスタ４ｏが構
成される。すなわち５ＵＤ３１）はこのトランジスタ４
０のペース、エミッタ接合に対応する。この寄生トラン
ジスタ４０により、発熱およびトランジスタ本体のター
ンオフ時間およ″び耐圧改善効果の減殺が生ずる問題が
やった。
ジスタは、例えば２段の場合第１図のような構造を有し
、Ｎ形シリコン基板１の中に二つのペース領域２．３が
形成され、その中にそれぞれエシニッタ領域４，５が設
けられ、ベース領域３とエミッタ！域４とを導体１１に
より接続することにより、第２図の等価回路に見られる
ような前段トランジスタス１０と後段トランジスタ加か
ら成り、エミッ、り端子Ｅ１ペース端子Ｂ１コレクタ端
子Ｃを有害るダーリントン接続トランジスタが得られる
。このようなダーリントン接続トランジスタのオフ時に
、後段トランジスタのペースからキャリアを抜いてスイ
ッチング速度を早くするために、第３甲に示すようなＳ
ＵＤと呼ばれるダイオード（９）を接続することはよく
知られている。このようなＳ ｔＪ ｌ） ３０をトラ
、ンジスタ１０ 、２（１と同一の半導体基′板に内蔵
するには第４図に示すようにペース領域３内ｌこエミッ
タ領域５と同様なＮ領域６を形成し、導体１２によりペ
ース端子Ｂと接続することによって構成できる。しかし
この場合等価回路は第５図のようになり、Ｎ領域６、Ｐ
領域３、Ｎ基板１からなるＮＰＮトランジスタ４ｏが構
成される。すなわち５ＵＤ３１）はこのトランジスタ４
０のペース、エミッタ接合に対応する。この寄生トラン
ジスタ４０により、発熱およびトランジスタ本体のター
ンオフ時間およ″び耐圧改善効果の減殺が生ずる問題が
やった。
一方後段トランジスタ加に第６図に示すようにＦＷＤ５
（ｌを接続する場合、このダイオード関には本体トラン
ジスタかのスイッチング特性を損なわないように高速ダ
イオードが用いられることが多く、高速ダイオードの個
別素子を接続していた。しかし接続の工数の節約と部品
点数の減少のためＳＵＤばかりでなく高速ダイオードを
ＦＷＤとして内蔵したダーリントントランジスタが要望
されている。
（ｌを接続する場合、このダイオード関には本体トラン
ジスタかのスイッチング特性を損なわないように高速ダ
イオードが用いられることが多く、高速ダイオードの個
別素子を接続していた。しかし接続の工数の節約と部品
点数の減少のためＳＵＤばかりでなく高速ダイオードを
ＦＷＤとして内蔵したダーリントントランジスタが要望
されている。
本発明は、これに対して本体トランジスタの特性を損な
うことなく高速ダイオードのＦＷＩ）とＳＵＤを同一半
導体基板に集積した半導体装置を提供することを目的と
する。
うことなく高速ダイオードのＦＷＩ）とＳＵＤを同一半
導体基板に集積した半導体装置を提供することを目的と
する。
本発明による半導体装置は、第−導電形の半導体基板の
第一表面から設けられた第二導電形の第一、第二領域の
うちの第二領域の所定の部分にライフタイムキラーが導
入され、第二領域のその部分および−りの部分ならびに
第一領域にそれぞれ第−導電形の第三、第四ならびに第
五領域が設けられ、半導体基板の第一、第二領域以外の
第一表面に近い領域の所定の部分にライフタイムキラー
が導入され、その部分に第一表面から第二導電形の第六
領域が設けられ、）８−領域と第三領域、第五領域と第
五領域ならびに第四領域と第六領域がそれぞれ第一表面
上の電極層により接続されることにより上記の目的を達
成する。
第一表面から設けられた第二導電形の第一、第二領域の
うちの第二領域の所定の部分にライフタイムキラーが導
入され、第二領域のその部分および−りの部分ならびに
第一領域にそれぞれ第−導電形の第三、第四ならびに第
五領域が設けられ、半導体基板の第一、第二領域以外の
第一表面に近い領域の所定の部分にライフタイムキラー
が導入され、その部分に第一表面から第二導電形の第六
領域が設けられ、）８−領域と第三領域、第五領域と第
五領域ならびに第四領域と第六領域がそれぞれ第一表面
上の電極層により接続されることにより上記の目的を達
成する。
第７図は本発明、の一実施例を示し、第１．第４図と共
通の部分には同一の符号が付されている。
通の部分には同一の符号が付されている。
の上面を酸化膜で覆い、↓オトエッ≠ングで一部分を除
去してマスクを形成、選択拡散によりＰ形の第一領域２
、第二領域３および第六領域７を障ける。次に同様に形
成したマスクを用いＣの選外１ 拡散により第一領域２内にＮ＋第三領域４、第二値域３
内にＮ＋第四領域５およびＮ＋第五領域６を設け、同時
に下面にＮ＋層８を形成する。次にＮ＋領（域６おユび
Ｐ領域７の存在する箇所２１ 、２２に局−導入讐 る。このあと１表面の酸化膜１：（の一部を除いてＰ′
１領域２．３．７Ｎ゛領域４：、５．６およびＮ゛層８
一：１、−６１，１□Ｊｌ＋５９−’Ｅ、４ＦＩＩえ、
よ。１ｏよ。一部□１前段トランジス′４１ｔｏのペー
ス領域であるＰｇｉ４域２′と５ＵＩ）３０ツカ７−
）”領域であるＮ＋領域６、前段′１：：、５７−）Ｚ
Ｉ ｌ。。−ｒ−Ｓ ｖ １８８ＭあｌＩ’ｍ＊＜よ
：）、′後段トランジスタ加のペース領域３、ＩＥ＆ト
ランｖ二□：領域であるＰ領域７とをそれぞれ電極層９
により接続すれば、ＳＯＤ、ｌ；’ＷＤを内蔵した２段
ダーリントン接続トランジスタができ上がる。ライフタ
イムキラーの拡散によりＦＷＤのスイッチング速度を向
上させると共に野生トランジスタ４０のペース領域のラ
イフタイムが短くなり、トランジスタ４０のβが低下し
て寄生効果が減少するため不休トランジスタの特性への
影響が少なくなる。
去してマスクを形成、選択拡散によりＰ形の第一領域２
、第二領域３および第六領域７を障ける。次に同様に形
成したマスクを用いＣの選外１ 拡散により第一領域２内にＮ＋第三領域４、第二値域３
内にＮ＋第四領域５およびＮ＋第五領域６を設け、同時
に下面にＮ＋層８を形成する。次にＮ＋領（域６おユび
Ｐ領域７の存在する箇所２１ 、２２に局−導入讐 る。このあと１表面の酸化膜１：（の一部を除いてＰ′
１領域２．３．７Ｎ゛領域４：、５．６およびＮ゛層８
一：１、−６１，１□Ｊｌ＋５９−’Ｅ、４ＦＩＩえ、
よ。１ｏよ。一部□１前段トランジス′４１ｔｏのペー
ス領域であるＰｇｉ４域２′と５ＵＩ）３０ツカ７−
）”領域であるＮ＋領域６、前段′１：：、５７−）Ｚ
Ｉ ｌ。。−ｒ−Ｓ ｖ １８８ＭあｌＩ’ｍ＊＜よ
：）、′後段トランジスタ加のペース領域３、ＩＥ＆ト
ランｖ二□：領域であるＰ領域７とをそれぞれ電極層９
により接続すれば、ＳＯＤ、ｌ；’ＷＤを内蔵した２段
ダーリントン接続トランジスタができ上がる。ライフタ
イムキラーの拡散によりＦＷＤのスイッチング速度を向
上させると共に野生トランジスタ４０のペース領域のラ
イフタイムが短くなり、トランジスタ４０のβが低下し
て寄生効果が減少するため不休トランジスタの特性への
影響が少なくなる。
上の実施例は２段ダーリントン接続トランジスタについ
て述べたがψ段側のトランジスタのペース領域内にＳＵ
Ｄを形成しすぐ前の段のトランジスタのエミッタ接合と
それぞれ接続し、最終段トランジスタにＦＷＪ）を接続
することにより多段ダーリントン接続トランジスタにつ
いても本発明を実施できる。またＮＰＮ トランジスタ
でな（ＰＮＰ トランジスタにおいても同様に実施でき
る。
て述べたがψ段側のトランジスタのペース領域内にＳＵ
Ｄを形成しすぐ前の段のトランジスタのエミッタ接合と
それぞれ接続し、最終段トランジスタにＦＷＪ）を接続
することにより多段ダーリントン接続トランジスタにつ
いても本発明を実施できる。またＮＰＮ トランジスタ
でな（ＰＮＰ トランジスタにおいても同様に実施でき
る。
本発明によればダーリントン接続トランジスタにＳＵＤ
およびＦＷＤを内蔵させ・しかもＦＷＤの☆ −市ＩＩ
＋／ＩＸ 入 は Ｉダ、綻 １ 壷 ４１１ 二 ｌ
η Ａ ｌ ｔ 正 ４−尤Ｓ Ｕ ｌ）部にも゛導
入することによりＳＵＤ部に生ずる寄生トランジスタの
寄生効果を低減させるものである。これによりダーリン
トン接続トランジスタの形成のための製造工程にライフ
タイムキラー導入工程を付加するだけで、本体トランジ
スタの特性を低下させることなく高速ダイオードのＦＷ
Ｄと５ＬＪＤを集積して接続工数の省略と部品点数の減
少を可能にする半導体装置が得られるので、その効果は
極めて大きい。
およびＦＷＤを内蔵させ・しかもＦＷＤの☆ −市ＩＩ
＋／ＩＸ 入 は Ｉダ、綻 １ 壷 ４１１ 二 ｌ
η Ａ ｌ ｔ 正 ４−尤Ｓ Ｕ ｌ）部にも゛導
入することによりＳＵＤ部に生ずる寄生トランジスタの
寄生効果を低減させるものである。これによりダーリン
トン接続トランジスタの形成のための製造工程にライフ
タイムキラー導入工程を付加するだけで、本体トランジ
スタの特性を低下させることなく高速ダイオードのＦＷ
Ｄと５ＬＪＤを集積して接続工数の省略と部品点数の減
少を可能にする半導体装置が得られるので、その効果は
極めて大きい。
第’、１ ［’Ｊｌはダーリントン接続トランジスタの
断面図、第２図はその等価回路図、第３図はＳ ＬＪ
Ｄを接続したダーリントン接続トランジスタの回路図、
第４図はＳＵＤ内藏ダーリントン接続トランジスタの断
面図、第５図はその等価回路図、第６図は不発−１ｌｌ
により集積される５ＬＩＤおよびＦＷＤを接続したダー
リントン接続トランジスタの回路図、第７図は本発明の
一実施例の断面図である。 １・・Ｎ形シリコン基板、２・・・前段トランジスタベ
ース領域、３・・後段トランジスタベース領域、４、・
・・前段トランジスタエミッタ領域、５・・・後段トラ
ンジスタエミｌり領域、６・・・５ＬＩＤ力ンード領域
％７・・・ＦＷＤアノード領域、９・・・電極層、２１
、２２・・・ライフタイムキラー導入部分。 第１図 第２図 第３図 第４図 □ 第７図
断面図、第２図はその等価回路図、第３図はＳ ＬＪ
Ｄを接続したダーリントン接続トランジスタの回路図、
第４図はＳＵＤ内藏ダーリントン接続トランジスタの断
面図、第５図はその等価回路図、第６図は不発−１ｌｌ
により集積される５ＬＩＤおよびＦＷＤを接続したダー
リントン接続トランジスタの回路図、第７図は本発明の
一実施例の断面図である。 １・・Ｎ形シリコン基板、２・・・前段トランジスタベ
ース領域、３・・後段トランジスタベース領域、４、・
・・前段トランジスタエミッタ領域、５・・・後段トラ
ンジスタエミｌり領域、６・・・５ＬＩＤ力ンード領域
％７・・・ＦＷＤアノード領域、９・・・電極層、２１
、２２・・・ライフタイムキラー導入部分。 第１図 第２図 第３図 第４図 □ 第７図
Claims (1)
- 【特許請求の範囲】 １）第一導電形の半導体基板の第、−表面から設けられ
た第二導電形の第一、第二領□域のうちの第二領域の所
定の部分にライフタイムキラーが導入さ 。 れ、第二領域の該部分および残りの部分ならびに第一領
域にそれぞれ第−導電形の□第三、第四およ ：び第五
領域が設けられ、前記半導体基板の第一、 １′第二領
域以外の第一表面に近い領、域の所定の部、分 ハ。 にライ７タイムキラーが導入され、、該部分に第一 １
：領ヮよ第゛些領ユ、第二゛。□←＃ｆ、５６ＵＩＣｑ
、 ｉｌｌ： により接続されたことを特徴とする半導体装置弓
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247126A JPS60138963A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247126A JPS60138963A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138963A true JPS60138963A (ja) | 1985-07-23 |
Family
ID=17158812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247126A Pending JPS60138963A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485934A (ja) * | 1990-07-30 | 1992-03-18 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH04211133A (ja) * | 1990-01-10 | 1992-08-03 | Philips Gloeilampenfab:Nv | 半導体デバイス |
| JP2008034652A (ja) * | 2006-07-28 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1983
- 1983-12-27 JP JP58247126A patent/JPS60138963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211133A (ja) * | 1990-01-10 | 1992-08-03 | Philips Gloeilampenfab:Nv | 半導体デバイス |
| JPH0485934A (ja) * | 1990-07-30 | 1992-03-18 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2008034652A (ja) * | 2006-07-28 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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