JPH0267754A - バイポーラｃｍ□ｕｏｓ半導体装置 - Google Patents
バイポーラｃｍ□ｕｏｓ半導体装置Info
- Publication number
- JPH0267754A JPH0267754A JP63219119A JP21911988A JPH0267754A JP H0267754 A JPH0267754 A JP H0267754A JP 63219119 A JP63219119 A JP 63219119A JP 21911988 A JP21911988 A JP 21911988A JP H0267754 A JPH0267754 A JP H0267754A
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- JP
- Japan
- Prior art keywords
- type
- layer
- diffusion
- buried layer
- semiconductor device
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- Pending
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- Semiconductor Integrated Circuits (AREA)
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は一つの半導体基板上にバイポーラトランジスタ
と相補型電界効果トランジスタ（Ｃ−ＭＯＳＦＥＴ）と
を組込んで論理回路を構成するバイポーラＣＭＯＳ半導
体装置に関する。
と相補型電界効果トランジスタ（Ｃ−ＭＯＳＦＥＴ）と
を組込んで論理回路を構成するバイポーラＣＭＯＳ半導
体装置に関する。
本発明はバイポーラＣＭＯＳ半導体装置において、バイ
ポーラトランジスタ及びＰ型ＭＯＳＦＥＴの形成領域で
あるＮ＋埋込み層と半導体基板表面とをＮ＋差込み層で
電気的に接続することにより、コレクタ抵抗の小さな高
速ＮＰＮバイポーラトランジスタと、基板電位の安定し
た、即ち動作特性の安定したＰ型ＭＯＳＦＥＴとを得る
ものである。
ポーラトランジスタ及びＰ型ＭＯＳＦＥＴの形成領域で
あるＮ＋埋込み層と半導体基板表面とをＮ＋差込み層で
電気的に接続することにより、コレクタ抵抗の小さな高
速ＮＰＮバイポーラトランジスタと、基板電位の安定し
た、即ち動作特性の安定したＰ型ＭＯＳＦＥＴとを得る
ものである。
従来のバイポーラＣＭＯＳ半導体装置は、特開昭５９−
１４４１６８号の様に、バイポーラトランジスタとＰ型
ＭＯＳ Ｆ ＥＴの形成領域であるＮ３埋込み層と半導
体基板表面とは、Ｎ型エピシャキクル層もしくはＮウェ
ルによって接続されていた。
１４４１６８号の様に、バイポーラトランジスタとＰ型
ＭＯＳ Ｆ ＥＴの形成領域であるＮ３埋込み層と半導
体基板表面とは、Ｎ型エピシャキクル層もしくはＮウェ
ルによって接続されていた。
しかし、前述の従来技術では、バイポーラトランジスタ
のコレクタ電極及びＰ型ＭＯＳＦＥＴのサブストレート
電極を形成するＮゝ埋込み層が、非常に高い抵抗値を有
するＮ型エビシャキクル層あるいはＮウェルを介して半
導体基板表面と接続されていたため、縦型ＮＰＮバイポ
ーラトランジスタにおいてはコレクタ抵抗が高く、Ｐ型
ＭＯＳＦＥＴにおいても基板抵抗が高（、高速化を阻害
すると共に、ＭＯＳＦＥＴに起因するラッチアップ現象
を誘発するという課題を有していた。
のコレクタ電極及びＰ型ＭＯＳＦＥＴのサブストレート
電極を形成するＮゝ埋込み層が、非常に高い抵抗値を有
するＮ型エビシャキクル層あるいはＮウェルを介して半
導体基板表面と接続されていたため、縦型ＮＰＮバイポ
ーラトランジスタにおいてはコレクタ抵抗が高く、Ｐ型
ＭＯＳＦＥＴにおいても基板抵抗が高（、高速化を阻害
すると共に、ＭＯＳＦＥＴに起因するラッチアップ現象
を誘発するという課題を有していた。
そこで本発明はこのような課題を解決するもので、その
目的とするところは高速かつ動作特性の安定したバイポ
ーラＣＭＯ３半導体装置を提供することである。
目的とするところは高速かつ動作特性の安定したバイポ
ーラＣＭＯ３半導体装置を提供することである。
〔課題を解決するための手段１
本発明のバイポーラＣＭＯ３半導体装置は、ａ）Ｎ“埋
込み層上のＮ型囲戸型拡散層中に形成されたＰ型ＭＯＳ
Ｆ ＥＴと、 ｂ）Ｐ＋埋込み層上のＰ型囲戸型拡散層中に形成された
Ｎ型ＭＯＳＦＥＴと、 ｃ）Ｎゝ埋込み層上に形成された縦型ＮＰＮバイポーラ
トランジスタと、 ｄ）Ｎ”差込み拡散層とを具備し、 ｅ）前記Ｎ９差込み拡散層が前記Ｎ３埋込み層と半導体
基板表面とを電気的に接続することを特徴とする。
込み層上のＮ型囲戸型拡散層中に形成されたＰ型ＭＯＳ
Ｆ ＥＴと、 ｂ）Ｐ＋埋込み層上のＰ型囲戸型拡散層中に形成された
Ｎ型ＭＯＳＦＥＴと、 ｃ）Ｎゝ埋込み層上に形成された縦型ＮＰＮバイポーラ
トランジスタと、 ｄ）Ｎ”差込み拡散層とを具備し、 ｅ）前記Ｎ９差込み拡散層が前記Ｎ３埋込み層と半導体
基板表面とを電気的に接続することを特徴とする。
〔作 用Ｊ
本発明の上記の構成によれば、縦型ＮＰＮバイポーラト
ランジスタのコレクタ電極及びＰ型ＭＯＳＦＥＴのサブ
ストレート電極を形成するＮ＋埋込み層と半導体基板表
面とを、低抵抗のＮ゛差込拡散層により接続する為に、
縦型ＮＰＮバイポーラトランジスタに寄生するコレクタ
抵抗及びＰ型ＭＯＳＦＥＴに寄生するサブストレート（
基板）抵抗を低減でき、高速な縦型ＮＰＮバイポーラト
ランジスタと動作特性の安定したＰ型ＭＯＳＦＥＴを得
ることができる。
ランジスタのコレクタ電極及びＰ型ＭＯＳＦＥＴのサブ
ストレート電極を形成するＮ＋埋込み層と半導体基板表
面とを、低抵抗のＮ゛差込拡散層により接続する為に、
縦型ＮＰＮバイポーラトランジスタに寄生するコレクタ
抵抗及びＰ型ＭＯＳＦＥＴに寄生するサブストレート（
基板）抵抗を低減でき、高速な縦型ＮＰＮバイポーラト
ランジスタと動作特性の安定したＰ型ＭＯＳＦＥＴを得
ることができる。
第１図は本発明におけるバイポーラＣＭＯ３半導体装置
の断面図を示す。
の断面図を示す。
以下同図をもとに本発明によるバイポーラＣＭＯ８半導
体の構造と製造過程を示す。
体の構造と製造過程を示す。
Ｐ−型基板ｌ上の一部に選択的にＮ４埋込み層３．４及
びＰ０埋込み層５を形成する。半導体装置においてこれ
らＮゝ埋込み層３．４及びＰ０埋込み層５は各々縦型Ｎ
ＰＮバイポーラトランジスタのコレクタ電極、Ｐ型ＭＯ
ＳＦＥＴのサブストレート電極、Ｎ型ＭＯＳ Ｆ ＥＴ
のサブストレート電極を構成する。さらにＮ゛及びＰ゛
埋込層を介してＮ型Ｓｉ層をエビシャキタル成長させた
後、Ｎ゛埋込層３，４上のＮ型Ｓｉ層に対してはＮウェ
ル６．７を、Ｐ０埋込み層５上のＮ型Ｓｉ層に対しては
Ｐウェル８を、また下層にＮｏ及びＰ＋埋込み層が形成
されていないＮ型Ｓｉ層に対しては基板に達する深いＰ
０拡散層２を形成する。Ｐ“拡散ＦＪ２は低抵抗の拡散
層でＰ−型枚の電極あるいはＰ型マイツレ−ジョン領域
として作用する。Ｎウェル６．７に対し選択的に深いＮ
″″″拡散なうことでＮ０差込み拡散層９．１０を形成
し、Ｎ０埋込み層３．４と基板表面とを接続する。さら
に縦型ＮＰＮバイポーラトランジスタの形成領域である
Ｎウェル６に対してはＰ−拡散及びＮ゛拡散行ないＰ−
ベース拡散層１１およびＮ９工ミツタ拡散層１２を形成
して縦型のＮＰＮバイポーラトランジスタを構成する。
びＰ０埋込み層５を形成する。半導体装置においてこれ
らＮゝ埋込み層３．４及びＰ０埋込み層５は各々縦型Ｎ
ＰＮバイポーラトランジスタのコレクタ電極、Ｐ型ＭＯ
ＳＦＥＴのサブストレート電極、Ｎ型ＭＯＳ Ｆ ＥＴ
のサブストレート電極を構成する。さらにＮ゛及びＰ゛
埋込層を介してＮ型Ｓｉ層をエビシャキタル成長させた
後、Ｎ゛埋込層３，４上のＮ型Ｓｉ層に対してはＮウェ
ル６．７を、Ｐ０埋込み層５上のＮ型Ｓｉ層に対しては
Ｐウェル８を、また下層にＮｏ及びＰ＋埋込み層が形成
されていないＮ型Ｓｉ層に対しては基板に達する深いＰ
０拡散層２を形成する。Ｐ“拡散ＦＪ２は低抵抗の拡散
層でＰ−型枚の電極あるいはＰ型マイツレ−ジョン領域
として作用する。Ｎウェル６．７に対し選択的に深いＮ
″″″拡散なうことでＮ０差込み拡散層９．１０を形成
し、Ｎ０埋込み層３．４と基板表面とを接続する。さら
に縦型ＮＰＮバイポーラトランジスタの形成領域である
Ｎウェル６に対してはＰ−拡散及びＮ゛拡散行ないＰ−
ベース拡散層１１およびＮ９工ミツタ拡散層１２を形成
して縦型のＮＰＮバイポーラトランジスタを構成する。
またＰ型ＭＯＳＦＥＴの形成領域であるＮウェル７及び
Ｎ型ＭＯＳＦＥＴの形成領域であるＰウェル８に対して
はＭＯＳＦＥＴのゲート電極となるポリＳｔ層を形成し
た後、Ｐ゛拡散びＮ°拡散を選択的に行なうことにより
、Ｐ型及びＮ型ＭＯＳＦＥＴのソース電極及びドレイン
電極を形成することができる。
Ｎ型ＭＯＳＦＥＴの形成領域であるＰウェル８に対して
はＭＯＳＦＥＴのゲート電極となるポリＳｔ層を形成し
た後、Ｐ゛拡散びＮ°拡散を選択的に行なうことにより
、Ｐ型及びＮ型ＭＯＳＦＥＴのソース電極及びドレイン
電極を形成することができる。
前述の縦型ＮＰＮバイポーラトランジスタを構成する為
のＰ−ベース拡散やＮ９エミツタ拡散及びＭＯＳ Ｆ
ＥＴを構成する為のＰ゛拡散Ｎ゛拡散各々異なるウェル
領域を選択的に行なうため、相互に影響を及ぼすことな
く縦型ＮＰＮバイポーラトランジスタやＰ型及びＮ型の
ＭＯＳＦＥＴを構成することができる。即ちＮ＋埋込み
層、Ｐ゛埋込層、Ｎ０差込み暦の低比抵抗を利用し、低
コレクタ抵抗かつ低サブストレート抵抗の高速バイポー
ラＣＭＯＳ半導体装置を得る事ができる。
のＰ−ベース拡散やＮ９エミツタ拡散及びＭＯＳ Ｆ
ＥＴを構成する為のＰ゛拡散Ｎ゛拡散各々異なるウェル
領域を選択的に行なうため、相互に影響を及ぼすことな
く縦型ＮＰＮバイポーラトランジスタやＰ型及びＮ型の
ＭＯＳＦＥＴを構成することができる。即ちＮ＋埋込み
層、Ｐ゛埋込層、Ｎ０差込み暦の低比抵抗を利用し、低
コレクタ抵抗かつ低サブストレート抵抗の高速バイポー
ラＣＭＯＳ半導体装置を得る事ができる。
〔発明の効果１
以上述べたように本発明によれば、低比抵抗のＮ゛埋込
層、Ｐ０埋込み層、Ｎ゛差込層を縦型ＮＰＮバイポーラ
トランジスタのコレクタ電極あるいはＰ型及びＮ型ＭＯ
ＳＦＥＴのサブストレート電極とすることにより、バイ
ポーラトランジスタを高速化できると共に、ＭＯＳ Ｆ
ＥＴを安定動作させることができるという効果を有す
る。
層、Ｐ０埋込み層、Ｎ゛差込層を縦型ＮＰＮバイポーラ
トランジスタのコレクタ電極あるいはＰ型及びＮ型ＭＯ
ＳＦＥＴのサブストレート電極とすることにより、バイ
ポーラトランジスタを高速化できると共に、ＭＯＳ Ｆ
ＥＴを安定動作させることができるという効果を有す
る。
さらに本発明によれば、ＭＯＳＦＥＴのサブストレート
電位が安定化される為、ＭＯＳＦＥＴに起因するラッチ
アップ現象を防止できるという効果をも有する。
電位が安定化される為、ＭＯＳＦＥＴに起因するラッチ
アップ現象を防止できるという効果をも有する。
第１図は本発明のバイポーラＣＭＯＳ半導体装置の実施
例を示す主要断面図。 第２図は従来のバイポーラＣＭＯＳ半導体装置の主要断
面図。 １．１０１・・・Ｐ〜型基板 ２．１０２・・・深いＰ３拡散層 ３、４、１０３、１０４ Ｎ゛埋込層 ５・・・・・・・Ｐ゛埋込層 ６．７．１０６．１０７ Ｎウェル ８、ｌＯ８・・・Ｐウェル ９、 ｌ ０ ・ １１ 、１１１ １２、１１２ １３、１１３ １４、１１４ １５、１６、 ・Ｎ′″差込み層 ・ベース拡散層 ・エミッタ拡散層 ・Ｐ１拡散層 ・Ｎ゛拡散層 ５．１１６ ・ゲート電極 以 上 出願人 セイコーエプソン株式会社
例を示す主要断面図。 第２図は従来のバイポーラＣＭＯＳ半導体装置の主要断
面図。 １．１０１・・・Ｐ〜型基板 ２．１０２・・・深いＰ３拡散層 ３、４、１０３、１０４ Ｎ゛埋込層 ５・・・・・・・Ｐ゛埋込層 ６．７．１０６．１０７ Ｎウェル ８、ｌＯ８・・・Ｐウェル ９、 ｌ ０ ・ １１ 、１１１ １２、１１２ １３、１１３ １４、１１４ １５、１６、 ・Ｎ′″差込み層 ・ベース拡散層 ・エミッタ拡散層 ・Ｐ１拡散層 ・Ｎ゛拡散層 ５．１１６ ・ゲート電極 以 上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 ａ）Ｎ＾＋埋込み層上のＮ型囲戸型拡散層（以下Ｎウェ
ルと略す）中に形成されたＰ型Ｍ＠Ｏ＠ＳＦＥＴと ｂ）Ｐ＾＋埋込み層上のＰ型囲戸型拡散層（以下Ｒウェ
ルと略す）中に形成されたＮ型Ｍ＠Ｏ＠ＳＦＥＴと ｃ）Ｎ＾＋埋込み層上に形成された縦型ＮＰＮバイポー
ラトランジスタと ｄ）Ｎ＾＋差込み拡散層とを具備し ｅ）前記Ｎ＾＋差込み拡散層が前記Ｎ＾＋埋込み層と半
導体基板表面とを電気的に接続することを特徴とするバ
イポーラＣＭ＠Ｏ＠Ｓ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219119A JPH0267754A (ja) | 1988-09-01 | 1988-09-01 | バイポーラｃｍ□ｕｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63219119A JPH0267754A (ja) | 1988-09-01 | 1988-09-01 | バイポーラｃｍ□ｕｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267754A true JPH0267754A (ja) | 1990-03-07 |
Family
ID=16730543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63219119A Pending JPH0267754A (ja) | 1988-09-01 | 1988-09-01 | バイポーラｃｍ□ｕｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267754A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002536849A (ja) * | 1999-02-15 | 2002-10-29 | テレフオンアクチーボラゲツト エル エム エリクソン | ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法 |
-
1988
- 1988-09-01 JP JP63219119A patent/JPH0267754A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002536849A (ja) * | 1999-02-15 | 2002-10-29 | テレフオンアクチーボラゲツト エル エム エリクソン | ラッチアップを防ぐためのインダクタを含む集積回路とその製造方法 |
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