JPS60152145A - ネットワークを互いに接続するブリッジ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 データ処理分野では、ローカルネットワークを相互接続
することが望まれることは良く知られている。従来技術
では、かようなローカルネットワークは、ルート装置（
ｒｏｕｔｅｒ　）と普通呼ばれる装置によって相互接続
されて来た。かようなルート装置は、通常この装置のメ
ーカ特有のものなので、あるローカルネットワークにお
けるひとつの局が、他のローカルネットワークにおける
第２局にメツセージを送るには、上記第１局は少なくと
も、２段レベルのアドレスを伝達するか、あるいは２段
レベルのプロトコール配置を備えねばならない。

言い換えれば、従来技術におけるアドレス配置は公衆電
話システムのそれに似通っている。つまり、公衆電話シ
ステムにおける始めの３デジツト、すナワチグラマシー
・３（ＧＲ３）のような交換番号はあるレベルのアドレ
スであり、終りの４デジツトは第２のレベルのアドレス
である。以上述べた配置は妥当なものである。しかし、
ユーザサイドで考えると、購入設備のメーカを変えると
、局間通信機器の特定メーカ以外のメーカの製作したル
ート装置を用いてひとつのネットワークから他のネット
ワークに通信を送りたいときに問題が生じる。かような
困難性の生じる原因は、従来技術に必要とするプロトコ
ールのレベルはかなり高く、そしであるメーカ装置の局
は他メーカのルート装置に情報を送るとき、そのルート
装置が記憶手段を備えているとしても、大きな困難性に
遭遇するという点である。本発明は、唯一のアドレス情
報レベルを有し、どんなネットワークにどの局が接続さ
れているかにお構いな（情報の知識量を増大させる学習
能力を有し、且つ比較的使用しないアドレス情報を「投
棄」する機構を備えている。

本発明は後述の好適具体例から判るように、２つのロー
カルネットワークを扱っている。本発明は２つ以上のネ
ットワークと、多重ローカルネットワークに接続された
多重ブリッジ回路を扱い得る。好適具体例からも明らか
なように、第１ランス装置は第１０−カルネツトワーク
に接続されており、第２ランス装置は第２０−カルネツ
トワークに接続されている。たとえば、あるメッセージ
をこの第１０−カルネツトワークから仁れと関連するラ
ンス装置に送信する場合、このメツセージは検査され、
もし更に送信してもよいということになれば、ランス装
置はマイクロプロセッサに中断信号を送る。か（してメ
ツセージはバッファＲＡＭに記憶される。マイクロプロ
セッサは中断信号に応じてどのネットワークがメツセー
ジを送信したかを検知して、メツセージの目的アドレス
部を呼出し制御回路を調べる。この調査（Ｌｏｏｋ　ｕ
ｐ）用制御回路は目的アドレス情報を受取り、調査ＲＡ
Ｍ内に保持されている１群の目的アドレスと比較する。

調査ＲＡＭ内の目的アドレス情報は、目的アドレスが第
１あるいは第２０−カルネツトワーク内の局に鵬するか
どうかを示すダクを含む。もしメツセージの目的アドレ
ス部分と調査メモリ内の目的アドレスとが一致すると、
マイクロプロセッサはブリッジ回路を介して正しい局に
メツセージを送信するか、あるいは上記送信局が受信局
と同じローカルネットワークにあるときは、メツセージ
を無視するメツセージの目的アドレスと一致する目的ア
ドレスが調査メモリ内にロードされてなくて上述の一致
が得られないときは、メツセージは他のネットワークに
送信される。このシステムは、メツセージの目的アドレ
ス部分を処理したのち、メツセージのソースアドレス部
分について作動する。このソースアドレス部分は調査メ
モリ内に記憶された目的アドレスと比較され、もし一致
してなければ、システムは他局が存在するかどうか、そ
の場所は何処かを「学習」する。この学習されたアドレ
ス情報は［新しいソースＪ　ＲＡＭに仮に記憶され、し
ばらくしてマイクロプロセッサによる再編成によって、
調査メモリ目的アドレスに付加される。

このシステムにより、めったに使用されない目的アドレ
スは調査メモリから除去されるので、このメモ、り内に
は利用可能の空間が確実に得られる。可搬間が新しい場
所で、すなわち云うまでもなく新しいネットワークを意
味する場所で［開局（ｐｌｕｇｇｅｄ、　ｉｎ月ッ勾と
き、上記特徴は生かされて来る。たとえば、単なる例と
して挙げれば、もし局が古いネットワークアドレスに１
５分間にわたってアドレス記憶されないとき、この古い
ネットワークアドレスは調査メモリから除去される。

本発明は添付図面と関連的になされた以下の記載を参照
すればより良く理解出来る。

まず第１図について説明する。第１図は共通バス１１に
連結された３１１１Ｈの局即ちステーションＩＡ、２Ａ
及び３Ａから構成された第１のネットワークを示してい
る。更に第１図は共通パス１３に連結された３個のステ
ーションＩＢ、２Ｂ及び３Ｂから構成された第２のネッ
トワークを示している。当然のことながら各ネットワー
ク中のステーションの個数は４個以上でもよく、ネット
ワークの１同数は３ｆ固以上でもよい。

Ａｌ＋のローカルネットワークには、ローカル地域ネッ
トワーク（ＬＡＮＣＦ、以下２ンスという）１５が連結
されており、Ｂ”のローカルネットワークには、２ンス
１７が連結されている。ランスエ５及び１７の各々は、
好ましくはユナイテッドテクノロジーズ（Ｕｎｉ　ｔｅ
ｄＴｅｃｈｎｏｌｏｇｉｅｓ　）社の支社であるモスチ
ック（Ｍｏａｔｅｋ　）社製ＭＫ　６８５９０デバイス
である。ランスデバイスは多数の動作を行うべく構成さ
れている。まず、ネットワークのステーションから送信
されたメツセージは、メツセージが完全であり且つエラ
ーがないかどうかを決定するべく験肖ランスにより試験
される。例えばメツセージが長すぎるか短すぎるかある
いはエラー又は他の何らかの欠陥の存在を示す表示を含
んでいる場合、ランスはブリッジ回路を通ってメツセー
ジを送るべきであるという指示をシステムに与えない。

他方、ランスデバイスが受信メツセージを更に伝送する
ことが好ましいと判断した場合、例えば２ンスデバイス
１５はジイン１９を介してマイク党プロセッサ２１に割
込み信号を送るように接続される。ランス１５がメツセ
ージを試験している間、メツセージはバッファＲＡＭ２
９に送られる。好ましくはマイクｉ″ｆＩ：Ｉセッサは
モトローラ（ＭｏｔｏｒｏｌｌＬ）社製６８０００型で
あるが、他の型のマイク算プロセッサを使用してもよい
。

特に第１図中、プログラムＲＡＭと新規発信元ＲＡＭと
は別個の素子として示しである。後述の機能を有する前
記２個のＲＡＭは１個のデータプロセッサ又は１個のＲ
ＡＭデノ９イスの一部であり得るが、本具体例では別個
の素子として考える。第１図に示すように、調査制御器
即ちルックアップコントローラは別個の素子であり、ル
ックアップコントローラ回路はデータプロセッサに含ま
れ得る。これらの別個素子は、比較的単純なマイクロプ
ロセッサでシステλを説明できるように、好適具体例で
は別個素子として使用され且つそのように説明した。

更に第１図から明らかなように、ランス１５はチャネル
２３を介してメモリコントローラすなわちメモリ制御回
路２５に連結されており、ランス１７はチャネル２７を
介して前記回路に連結されている。

メモリコントローラ２５は第２図に詳示しである。

上述のようにメモリコントローラ２５にはノζツファＲ
ＡＭ２９が連結されている。メモリコントローラ２５は
、ランス１５，１７及びマイクロプロセッサ２１間の両
方向デークツ９スを有するスリーホートデ、？イスであ
る。

パス３１には、ＲＯＭ３３、新規発信ＲＡＭ３５、調査
ＲＡＭ３９に連結された調査制御回路３７、及びプログ
ラムＲＡＭ４１が連結されている。ＲＯＭ３３は、好ま
しくはインテル（Ｉｎｔｅｌ　）社製２７６４である。

新規発信元ＲＡＭ３５は、好ましくはインテル社製２１
６７である。プログラムＲＡＭ４１は、好ましくはイン
テル社製２１６７である。

システムの総合的な動作が理解できるように第１図の回
路について説明する。まず第１番目のケーストシて、ス
テーションＩＡからステーション２Ｂにメツセージを送
りたいと仮定する。第１番目のケースにおいてステーシ
ョンＩＡは、６４ビツトのプリアンプル情報と４８ピツ
トの着信先アドレス情報と４８ビツトの発信元アドレス
情報と可変量のユーザデータとエラーの有無を示す１群
の信号とを含むメツセージを送信する。本システムは主
に着信先アドレス信号と発信元アドレス信号とに係って
いる。

ステーションＩＡからのメツセージはステーション２Ｂ
の着信先アドレスとステーションＩへの発信元アドレス
とを含んでいる。

メツセージはランス１５に伝送され、該ランスでプリア
ンプル部分が解読され、メツセージ中のビット数がカウ
ントされ、エラー状態がチェックされる。これらの機能
を達成する能力はランスデバイスに固有である。ランス
１５がメツセージツメ−マット中に欠陥を見出ださない
場合、ランス１５はライン１９を介してマイクロプロセ
ッサ２１に割込み信号を送る。ランス１５によるメツセ
ージの試験に関して上述したように、メツセージはバッ
ファＲＡＭ２９に送られる。ライン１９からの割込み信
号に応答してマイクロプロセッサ２１は、バッファＲＡ
Ｍ　２９に保持されているメツセージの着信先アドレス
部分を取出すべく、１組のアドレス信号をバッファＲＡ
Ｍ２９に送る。着信先アドレス情報はチャネル３１を通
って調査制御回路３７に送られる。チャネル３１は少な
くとも４０個のノｑラレルラインから構成されており、
そのうち２４個はアドレス信号、１６個はデータ信号に
割当てられている。第３図の説明からよく理解されるよ
うｌζ、バッファＲＡＭ２９からのアドレス情報は調査
制御回路３７により受取られる。調査制御回路３７は、
ノマッファＲＡＭ２９からの着信先アドレス信号を、調
査ＲＡＭ３９に保持されている複数又はライブラリ状の
着信先アドレスに比較するべく構成されている。調査Ｒ
ＡＭ３９への着信先アドレスのローティングについては
後述するが、この場合、調査ＲＡＭ３９は複数の着信先
アドレスを格納していると認められるべきである。調査
メモーリ中の着信先アドレスは該当付加情報を含んでい
る。付加情報は、調査メモリに格納されているアドレス
を有するステーションが”Ａ″ネツトワーク存在してい
るか又はＢ”ネットワークに存在しているかを示してい
る。

調査制御回路３７による比較後、マイクロプロセッサ２
１は着信先アドレスが調査メモリ中に存在しており”Ａ
”ｌｌ旧ごアドレスが存在していないことを報告される
。その後、マイクｏ７”ロセッサ２１はノ９ツファＲＡ
Ｍ２９が保持しているメツセージから発信元アドレス信
号を取出してこの発信元アドレス信号を調査制御回路３
７に送るべくバッファＲＡＭ　２９に要求を送る。一方
、マイクロプロセッサはランスにコマンド信号を送り、
ランスはバッファＲＡＭ　２９からメツセージを取出し
てチャネル２７を介してランス１７、更に共通パス１３
へ送るようにメモリコントローラに命令し、従って、ス
テーション２Ｂはメツセージを受信するべく応答する。

発信元アドレスは調査制御回路３７１Ｃ受取られると、
メツセージの着信先アドレスについて上述したように着
信先アドレスと比較される。この手順は本システムの「
学習」能力の一部である。調査ＲＡＭ３９において発信
元アドレスが着信先アドレスに一致していると認められ
ると、マイクロプロセッサ２１はこれを報告され、動作
のこの部分ｌご関してはそれ以上例も行なわれない。他
方、調査ＲＡＭ　３９に保持されている着信先アドレス
中に発信元アドレスが見出だされない場合、マイクロプ
ロセッサは新規発信元ＲＡＭ　３５に発信元アドレスを
送るように調査制御回路３７に指示し、マイクロプロセ
ッサは上述の付加情報、即ち本例の場合、どのネットワ
ークにステーションＩＡ（発信元）が位置しているかを
示す付加情報を前記ＲＡＭに付加する。システムは自己
学習し、ネットワークのステーションによるメツセージ
送信時に（発信元アドレスからの）着信先アドレスを調
査ＲＡＭ３９に付加することにより調査ＲＡＭ　３９を
ロードするべく動作する。ネットワークのステーション
によるメツセージ送信時ｌこ、メツセージは上述のよう
な発信元アドレスを含んでおり、割込み信号はどのネッ
トワークからメツセージが送信されているか、即ちどの
ネットワークに発（ｇ元が位置しているかをマイクロプ
ロセッサに知らせる。従って、システムの始動直後であ
っても、各ステーションのメツセージ送信に伴なってそ
れらのアドレスは調査動因に付加され、ブリッジ回路シ
ステムは各ステーションの位置を「学習」し始める。

本例の場合、マイクロプロセッサ２１に多少の予備時間
があると、マイクロプロセッサは新規発信元ＲＡＭ　３
５からアドレス信号を取出すべくプログラムされたルー
チンを実施し、調査ＲＡＭ　３９の固有位置に挿入すべ
き調査制御回路に前記アドレス信号を送る。第３図の説
明から更によく理解されるように、マイクロプロセッサ
２１は調査ｌｔＡＭ３９の杓編成を実施し得る。以上、
ステーションＩＡからステーション２Ｂにメツセージを
送る場合を例にとって回路の動作を説り（した。

第２のケースとしてステーションＩＡからステーショア
３Ａにメツセージを送る場合は、動作が多少具なる。Ｉ
Ｉ　Ａ　１１ネツトワークは、ステーションＩＡがステ
ーション３Ａへメツセージ送ルタめのブリッジ回路を必
要としない。但し、ブリッジ回路は自己学習手順でこの
動作を利用する。第２の例ではメツセージがステーショ
ンＩＡからステーション３Ａに送られる時、該メツセー
ジはステーション３Ａに受取られると同時にランス１５
によっても受取られる。ランス１５は、メツセージがブ
リッジを通って進行する必要がないことを「認識コせず
、従来通りにメツセージを処理する。

しかしなから第２のケースでは（ステーション３Ａの）
着信先アドレスが調査ＲＡＭアドレスと比較されると、
ステーション３Ａが送信側ステーションＩＡ又は発信元
と同一のネットワークＩζあると判断され、従って、バ
ッファＲＡＭ　２９中のメツセージはブリッジを通って
進行しない。同時に、発信元アドレスは上述のように比
較され、発信元アドレスが調査ＲＡＭ　３９中に見出だ
されないなら上述のように該調査積山に付加される。

第２の例の１１情を変更し、着信先アドレス（ステーシ
ョン３Ａ）が調査ＲＡＭ　Ｉ’１ｌｌＩＪζ存在してい
ないと仮定するなら、動作に変化が生じ乙。メツセージ
はランス１５に受取られ、ノζツファＲＡＭ　２９に格
納され、着信先アドレスは上述と全（同様に比較される
。もつともこの場合、マイクロプロセッサは、ステーシ
ョンのネットワーク位置が不明であること、実際にはス
テーションの存在が不明であることを報告される、この
場合、マイクロプロセッサはメモリコントローラが）ぐ
ツファｉｔＡＭがらメツセージを取出して″′Ｂ″ネッ
トワークに送信し得るようにランスに指示する。ブリッ
ジ回路の理論に従うと、着信先アドレスがネットワーク
に確認されない場合、ブリッジを通って着信先アドレス
が送られる。遅かれ速がれステーション３Ａはメツセー
ジを送信し、発信元として送られたアドレスは調査ＲＡ
Ｍに付加され、別の第２のケースと同様にアドレスの所
在は最早不明でな（なる。

調査ＲＡＭを充填すべきであり且つあるステーションへ
の着信先アドレスが簡単に調査ＲＡＭ　３９にロードさ
れ得ない場合、該当ステーションに送られたメツセージ
は送受信されるが、前述の着信先アドレスがネットワー
クに確認されない時にメツセージを送る能力により、本
ブリッジシステムはこのような状態を処理し得る。ステ
ーションのアドレスがネットワークに確認されない時に
送信する能力は、学習アルゴリズムの実施以前にシステ
ムを作動せしめ、即ちシステムは、連結しているネット
ワーク上に存在しており且つ発信元アドレスからまだ識
別されていないステーションを収容する。このようなケ
ースの一例は、オフィス建物又は大学建物のデータゾロ
セツシングシステムテあり、各階がネットワークであり
ポータプル端末が１階から２階へと移動され、新規位置
からはまだ端末が識別されていないような場合であり得
る。

第１図に示した他のいくつかの％微について説明する。

ＲＯＭ３３は、本ブリッジシステムのマイクロプロセッ
サ２１を作動させるために必要な全プログラムが格納さ
れている不揮発性メモリである。プログラムＲＡＭ　４
１は、ＲＯＭ３３からカレントプログラム信号を転送さ
れ、マイクロプロセッサ２１のスクラッチノ９ツドメモ
リ及びカレントプログラムメモリさして作動する揮発性
メモリである。

本ブリッジシステムは更に、理論的には、ステーション
が活動していない場合にそのアドレスを抹消し、より活
動性のステーションのアドレスに場所をあけるという意
図を含んでいる。この意図は、所与の時間周期、例えば
１００ミｌｊ秒毎にタイマ４３から割込み信号を供給す
ることにより実現される。もつとも別の時間周期を使用
してもよい。

タイマ４３が割込み信号を送ると、マイクロプロセッサ
はプ誼ダラムされたルーチンを開始し、従って、牌査Ｒ
ＡＭ中の各着信先アドレスは前記ＲＡＭから取出され、
該当するクロックビット分が減少する。

クロックビットはまた、調査メモリにロードされている
時、着信先アドレスに付加さ才する付加情報ビットでも
ある。クロックビットは所定の値、例えば２進コードで
表わした１５分の値であり得る。

また他の値も使用され得る。クロックビットがゼロまで
減少すると、該着信先アドレスは再編成動作において又
は新規発信ＲＡＭ　３５からのアドレス入力中に除去さ
れ得る。調査ＲＡＭ中の着信先アドレスが対を形成する
とデータブ目セッサはそのクロックビットを自動的に最
大値にリセットする。

ランス１７からの割込み信号はＲＡＭ　２０に送られる
。割込み信号はマイクロプロセッサ２１に送られるが、
システムは２ンスが単に「聚注意」信号を発生する場合
に作動され得、マイクロプロセツサは「要注意」信号に
より割込み信号の等個物を得るべく規則的にランスをポ
ーリングし得る。

システムは、ランスエ５がその処理メツセージをバッフ
ァ勤精２９の所定のアドレスにロードし、同様にランス
１７がその処理メツセージを別の所定のアドレスにロー
ドするように、プログラムされている。マイクロプロセ
ッサ２１は前記動作を達成するべくランス１５及び１７
に命令を供給する。マイクロプロセッサは、各ランスが
どのアドレスを使用するか、実際にはバッファＲＡＭの
どのアドレスＪ？：特定のメツセージが格納されたかを
監視するようにプログラムされている。このプログラム
構成により、マイクロプロセッサはノ々ソファＲＡＭか
ら着信先アドレス情報と特定のメツセージの発信元アド
レス情報とを取出し、このメツセージを送信すべきか否
かを決定し、アドレスにネットワーク位置情報を付加し
、以下、上述と同様に動作することができる。

次にメモリコントローラ３７の詳細ブロック線図である
第２図について説明する。第２図は、ランス１５及び１
７並びに第１図のマイクロプロセッサ２１からのＤＡＬ
バス３１を示している。更に、第１図のバッファＲＡＭ
２９を詳示している。

第１の例ではメツセージはステーションＩＡからステー
ション２Ｂへ送信されている。システムは、ランス１５
がメツセージを受取るとライン５１にバッファＲＡＭ要
求信号を発生し、前記信号をバッファＲＡＭアービタ回
路５３へ送るべく作動する。バッファＲＡＭアービタは
、市販の論理集積回路、好ましくはアドパンストマイク
ロデノ々イセス（Ａｄｖａｎｃｅｄ　Ｍｉｃｒｏ　Ｄｅ
ｖｉｃｅｓ）社製の論理集積回路のプログラマブルアレ
ーから構成されている。

ＢＲアービタ３１は、ランス１５からのメツセージがチ
ャネル５７．ＭＵＸ（マルチプレクサ）５５、チャネル
５９を通ってバッファＲＡＭデータバス６１に伝送され
得るように、ステアリング信号なＭＵＸ５５に向かって
発生する。メツセージは、［１データバス６１からチャ
ネル６３を通ってバッファＲＡＭ２９に送られ、該バッ
ファＲＡＭでチャネル６５からの信号により指定された
アドレスに配置される。ランス１５はマイクロプロセッ
サ２１からアドレス情報を供給され、前述のようにこの
メツセージのバッファＲＡＭ２９への伝送に従い、ラン
ス１５はチャネル６７からの１組のアドレス信号をラッ
チ６９、チャネル７１を通ってＭＵＸ７３１こ送る。Ｍ
ＵＸ５５及び７１はそれぞれシダネテイクス（Ｓｉｇｎ
ｅｔｉｃｓ　）社製の７４８１５８である。ＭＵＸ７３
は、チャネル７１からチャネル６５にアドレス信号を送
るべくライン７５からステアリング信号を受取っている
。ＢＲアービタ５３はタイミング回路にスタート信号を
送り、前記タイミング回路はクロック及び読出し／書込
み信号をバッファＲＡＭ２９に供給する。バッファＲＡ
Ｍ２９は、好ましくは富士通社製の８２６４であり、り
四ツク及び読出し／書込み信号に応答して作動する。マ
イクロプロセッサ２１は、着信先アドレス情報が配置さ
れているバッファＲＡＭに位置をアドレスすることによ
りメツセージの着信先アビレフ部分を取出すべくプログ
ラムされている。従って、ランス１５が上述のように割
込み信号を送ったと仮定するなら、マイクロプロセッサ
はＤＡＬパス３１からチャネル７９に沿ってＭＵＸ７３
にアドレス信号を送る。ライン８１からのＢＲ要求ＭＰ
信号に応答して、ＢＲアービｊ５３は、ＭＵＸ７３にチ
ャネル７９からアドレス信号を送るようにライン７５に
ステアリング信号を送る。

従って、メツセージの着信先アドレス部分は、バッファ
ＲＡＭ２９からライン６３、ＢＲデータバス６１、チャ
ネル８３、ラッチ８５を通り、マイクロプロセッサＤＡ
Ｌ３１に送られる。従って、メツセージの着信先アドレ
ス部分は、バッファから第１図に関して説明した調査コ
ントローラ３７に送られる。マイクロプロセッサがメツ
セージの発信元アドレス部分を安水すると、当然のこと
ながらメツセージの発信元アドレス部分のアドレスが異
なる場合は別として、マイクロプロセッサは同様に発信
元アドレス部分を取出す。

マイクロプロセッサ２１が、メツセージを例えばバッフ
７ＲＡＭ２９　（ステーションＩＡかう発信されたメツ
セージ）からステーション２Ｂに送るべきであると決定
すると、マイクロプロセッサはＤＡＬ３１からチャネル
８７、ラッチ８９、チャネル９１を通ってＢＲデータバ
ス６１へ、更にチャネル６３に沿ってバッファＲＡＭ２
９へ命令信号を送る。周期的にランス１５は命令信号が
格納されているバッファＲＡＭ２９中のアドレス位置を
チェックし、命令情報が存在している時にはを通ってラ
ンス１５に送られる。これに応答してランス１５はバッ
ファＲＡＭ２９からメツセージ全体を取出すように上述
のチャネルに沿ってアドレス情報を送出する。メツセー
ジ信号は、チャネル６３、パス６１、チャネル９９、ラ
ッチ１０１％ＤＡＬ１０３を通ってランス１７へ送られ
、更にステーション２Ｂへ送られる。２ンス１７からの
アドレス情報及びデータ情報の流れは第２図に詳示され
ているのでこれ以上説明しない。

当然のことながらマイクロプロセッサ２１がバッファＲ
ＡＭ２９からのメツセージを転送しないと決定したなら
、上述のように、バッファＲＡＭを通ってランスに命令
が送られることはない。

次に第１図の調査コントローラ３７を詳示した第３図に
ついて説明する。第３図中、データ信号を搬送するＤＡ
Ｌパス３１のラインは分割してデータ／ζス１０７とし
て示しており、他方、アドレス信号を搬送するＤＡＬパ
ス３１のラインは分割してアドレスバス１０９として示
している。

第１図の回路の動作について説明したように、ランスが
メツセージの処理の準備ができているこトラマイクロプ
ロセッサ２１に知らせると、メツセージの着信先アドレ
ス信号はバッファＲＡＭから取出され、メモリコント目
−ラに送られる。これらの着信先アドレス信号は第３図
のデータバス１０７に達する。これに先立って、マイク
ロプロセッサ２１は、２ス１０９、チャネル１１１を通
って制御回路１１３に命令信号を送っている。制御回路
１１３は、好ましくはモノリシックメモリーズ（Ｉｖｆ
Ｄｎｏｌｉｔｈｉｃｂｒｉｅｓ　）社製の１６Ｒ６プロ
グラマブルアレーロジツクである。制御回路１１３はト
ランシーバ１１５に制御信号を供給し、従って、着信先
アドレス信号はトランシーバ１１５を通って比較レジス
タ１１７にロードされる。好適具体例において、トラン
シーバはシグネテイクス社製７４ＬＳ２４５デバイスで
あり、レジスタ１１７はモノリシックメモリーズ社製の
１６Ｒ４ＰＡＬデバイスから構成されている。好適具体
例において、レジスタ１１７は４８ビツトレジスタであ
るが、他のアドレス構成が必要な場合には他のビット長
のレジスタが使用され得る。

第３図の調査コントローラ回路は、チャネル１０９から
の始動アドレス信号及びライン１１９からのコマンド信
号に応答して比較動作を行なう。例えば調査ＲＡＭ３９
Ａが８０００個のアドレスを収容すべく構成されている
場合、マイクロプロセッサは４０００番の始動アドレス
を供給するようにプログラムされ得る。アドレス４００
０番のアドレス信号はアドレスジェネレータ１２１に供
給される。ライン１１９からの制御信号に従い、アドレ
ス４０００は調査ＲＡＭ３９Ａに送られ、アドレス４０
００の着信先アドレスはチャネル１２３に沿って比較回
路１２５に送られる。この好適具体例の場合、比較回路
１２５はモノリシックメモリーズ社製の１６Ｒ４ＰＡＬ
から構成されている。比較回路１２５はレジスタ１１７
内の着信先アビレス信号と並行信号比較を行ない、その
結果として「より大」又は「等価」のいずれかを示す合
成信号をチャネル１２７から制御回路１１３に送る。合
成信号が１より大」であるなら、即ち調査ＲＡＭ内の着
信先アドレスがバッファＲＡＭ２９からの着信先アドレ
スより大であるなら、アドレスジェネレータはライン１
１９からの制御信号に応答してより近接した対を見出だ
すべく例えば２０００番の第２のアドレスを供給する。

合成信号が１より大」又は「等価」のいずれをも示さな
かった場合、システムは調査ＲＡＭ３９Ａから送られた
着信先アドレスがバッファＲＡＭからの着信先アドレス
「より小」であることを認識し、従ってアドレスジェネ
レータは（制御回路１１３からの制御信号に応答して）
より高位の信号、恐らくアドレス６０００番を発生する
。このプロセスは、調査ＲＡＭ３９Ａ内の選択された着
信先アドレスがレジスタ１！７内の着信先アドレスと比
較されるまで続けられる。２種類の結果が考えられ′る
。第１のケースとして、比較中の任意の場所に対が存在
し得ると、この時ライン１２７に「等価」信号が発生さ
れる。「等価」信号に応答してアドレスジェネレータは
新規アドレスの発生を停止し、以後の使用に備えて最後
のアドレスを保持する。

「等価」結果に応答してアドレスジェネレータ１２１は
、ＲＡＭ３９Ｂからの付加情報（即ちＡ又はＢネットワ
ークの位置及びクロック値）を有する着信先アドレスが
マイクロプロセッサに転送されるように、それ自体及び
ＲＡＭ３９Ｂに格納されていたアドレスを送出する。ア
ドレスジェネレータ１２１からの着信先アドレスは、チ
ャネル１２８、）ランシーパ１３０、チャネル１０７を
通ってマイクロプロセッサに送られる。トランシーバは
ライン１３２からの制御信号により制御される。付加情
報は攬Ｗ３９Ｂからチャネル１３１を通って／々ス１０
７に送Ｇれ、更に前記パスを通ってマイクロプロセッサ
に送られる。

発信元アドレスは第１図の回路に関して説明したように
比較され、所定数の比較試験に応答して「等価」又は「
より大」のいずれも発生しない場合、システムは発信元
アドレス／＜ＡＭ３９Ａに存在していないと仮定し、付
加着信先アドレスとしてルックアップＲＡＭに発信元ア
ドレスを付加するためのステップを行なう。好適具体例
において、前記（比較試験の）所定数は２を底とするＲ
ＡＭ３９Ａ　内の入力位置の数の対数である。所定数に
達し、対が見出だされなかった場合、制御回路はライン
１１１からマイクロプロセッサに信号を送り、前記マイ
クロプロセッサはバッファＲＡＭ３９と新規発信元ＲＡ
Ｍ３５との間で発信元アドレスを取出す。この時、新規
発信元ＩζＡＭには新規アドレスに伴なって「付加情報
」が入力されている・以下付加アドレスと呼称する付加
情報は、「比較試験」の終了時にアドレスジェネレータ
１２１に配置されたアドレスである。システムは、前記
アドレスが可能な限り近接しており、該発信元アドレス
のＲＡＭ３９Ａ付加ルーチン中に始動アドレスとしてし
ようすべきであると仮定する。マイクロプロセッサは故
意にプログラムされているため、又は任意の「ノンビジ
ー」時間を認識しないようにプログラムされている場合
、時間中の任意の点において、ＲＡＭ３９Ａ全体を認識
し、この認識中、ステーションアドレスに関連した前記
付加アドレスに応答して新規発信元ＲＡＭ３５からステ
ーションアドレスを付加する。この動作は、後述する第
３図の回路により達せられる。

アドレスジェネレータにより（及びライン１１９からの
制御信号に応答して）発生された高位アドレスで始動す
ると、着信先アドレス及びそれらの各付加情報はＲＡＭ
３９Ａ及び３９Ｂから取出される。ＲＡＭ３９Ａからの
着信先アドレスはレジスタ１１７に送られ、付加情報は
チャネル１３１を通ってパス１０７に送られる。付加情
報はマイクロプロセッサに送られ、マイクロプロセッサ
で付加情報のクロック部分かせμ値であるかどうかを試
験される。着信先アドレスが依然として活動状態にある
場合、付加情報はチャネル１０７に戻され、レジスタ１
１７中の着信先アドレスと付加情報との両者は、アドレ
スジェネレータ１２１により供給されるアドレスに戻さ
れ、そのアドレス位置はＲＡＭ３９Ａ及び３９Ｂからの
情報取出し時より１番高位のアドレス位置である。こう
してＲＡＭの全内容はメモリの高位アドレス位置に向か
って一度に１アドレからのアドレス情報はトランシーバ
９４、チーＶネル１２７を通って調査ＲＡＭ３９Ａに送
られる。

他方、マイクロプロセッサが発信元アドレス入力の認識
モードにあると、前記マイクロプロセッサは各ステップ
毎にアドレスジエネレークアドレスを試験し、アドレス
ジェネレータ内のアドレスが上述のように新規発信元ア
ドレスＲＡＭ内の発信元アドレスの「付加アドレス」に
等しいと、前記発信元アドレスＲＡＭ３９Ａ及び３９Ｂ
のアドレスジェネレータ中に存在しているアドレス位置
に付加される。実際に、ＲＡＭ３９Ａ　及び３９Ｂに付
加される（発信元ＲＡＭからの）新規着信先アドレスは
上述の発信元比較中に決定される最良位置にある。例え
ば認識中に付加すべき新規発信元アドレスが３個である
なら、マイクらプロセッサはアドレスジェネレータ１２
１が高位アドレスより３番高位のアドレス位置である第
１のアドレスを発生し得るようにプログラムされ得る。

アドレスジェネレータ中のアドレスが発信元アドレスの
１付加アドレス」に等しい時、アドレスジェネレータの
、Ｑターンは２番高位のアドレスを供給し、第２の対が
形成されると１番高位のアドレスを供給するように変化
し、第３の対が形成されると何ら変化は生じない。ＲＡ
Ｍを認識するための各フォーマットが使用され得、マイ
クロコンぎユータ用にプログラムされ得る。重要な点は
、調査コントローラが、ループ動作を実施するためのデ
ータバス及び制御信号に、再編成のための着信先メモリ
アドレスを供給するという点である。

また第３図の回路はＲＡＭ３９Ａ及び３９Ｂの内容全体
を試験し、非活動状態のアドレスのＲＡＭ３９　Ａ及び
３９Ｂを廃莱するために使用され得る。こうして制御回
路１１３及びチャネル１０９からの始動アドレスの命令
下にあるアドレスジェネレータは、ＲＡＭ３９Ａ及び３
９Ｂの低位アルレスで始動する。

既に説明したように３９Ｂからの付加情報は試験され、
クロック値がゼロならばアドレスカウンタは次高位のア
ドレスに進むが、レジスタ１１７からの情報は読出され
ず、実際に書込まれる。この非読出しはライン１３３か
らの制御信号により実施される。調査ＲＡＭの次高位の
アドレスからの着信先アドレスは、（第１のせロクロツ
ク値の検出後、１アドレス分減少したアドレスジェネレ
ータを備えることにより）先行アドレスに再ロードされ
る。アドレスジェネレータは、非活動状態の着信先アド
レスが上述のように低下するに従い、Ｉ員Ｍ３９Ａ及び
３９Ｂの空き位置に充填するべくマイクロプロセッサか
らのプログラムを実行する。従って、ＲＡＭ　３９　Ａ
　及び３９Ｂは非活動状態の！信先アドレスを含んでい
ない。

【図面の簡単な説明】

第１図は本発明のシステムのブロック脈図、第２図はメ
モリコントローラのブロック線図、及び第３図はルック
アップ制御回路のブロック線図である。 １５・・・・・・ランス（ＬＡＮ（Ｊ）、２１・・・・
・・マイクロプロセッサ、２９・・・・・・バッファＲ
ＡＭ、　２５・・・・・・メモリコントローラ、；３５
・・・・・・新規発信元ＲＡＭ、　４１・・・・・・プ
ログラムＲＡＭ。 手わ′ｔｌ−７市正店 昭和６０年１月１１　日 １、事件の表示　昭和５９年特許願第２１９３３０号２
、発明の名称　ネットワークを相互連結リ−るブリッジ
回路３、補正をする省 事件との関係　特許出願人 名　称　ディジタル・エフライブメン］−・コーポレイ
ション ４、代　即　人　東京都新宿区新宿１Ｔ［Ｉ　１番１４
月　ＩＪＪ　ＩＩＩビル７、補正の対象　願書中、出願
人の代表者の欄、図面及び委任状 ８、補正の内容 （１）願書中、出願人の代表者を別紙の通り補充する。 （２）正式図面を別紙の通り補充する。 （内容に変更なし） （３）委任状及び同訳文を別紙の通り補充する。 尚、同日付にて本願に関する優先権主張証明書差出書を
提出致しました。 手続補正内 昭和６０年１月１１　日 １、事ｆ１の表示　昭和５９３［特許願第２１９３３０
号２、発明の名称　ネットワークを相互連結でるブリッ
ジ回路３、補

【Ｌ＠づる者 事件との関係　特許出願人 名　称　ディジタル・エクウイプメント・コーポレイシ
ョン ４、代　理　人　東京都新宿区新宿月（」１番１４号　
ＩＩＩ　ＩＩじル（郵便番号１６０）電話（０３）　３
５４−８６２３８、補正の内容　明＃ＩｒＩ４中、特許
請求のＫｌ／１１を別紙の通り補止する１、 ２、特許請求の範囲 （１）少なくとも２つの第１および第２０−カルネツト
ワークを相互接続するためのブリッジ回路であって、そ
れぞれのネットワークは複数の局を有し、各局は少フヨ
くとも目的アドレスとソースアドレスを含むメツセージ
を送信するようになされており、第１論理回路手段と、
データプロセッサ手段と、第１メモリ手段と、第２論理
回路手段とを組合わせて含み、前記第１論理回路手段は
前記第１および第２０−カルネツトワークからのデータ
メツ七−ジな受信するようにこれらのネットワークに接
続され、これらのメツセージを一時的に記憶する第１デ
ータ記憶手段を有するように構成された三方向性データ
通信径路手段を含んでおり、これに送られて来たメツセ
ージを検査してこのメツセージを少なくともこのメツセ
ージが送られてない方のローカルネットワーりに更に送
信すべきものと考えるべきかどうかを決定するように構
成されており、第１および第２０−カルネツトワークの
どちらが該メツセージを送信しているかをそれぞれが示
す中断信号を発生させるように更に構成されており、上
記データプロセッサ手段は該第１論理回路に接続されて
おり、少なくとも２つの中断信号口とこのデータプロセ
ッサ手段をプログラマブルにし得る手段とを有し、上記
第１メモリ手段は目的アドレスを記憶しており、ローカ
ルネットワークに接続された局の少なくとも一部分に対
してどのネットワークがそれぞれの目的アドレスと関連
するかを示すネットワークデータを有し、上記第２論理
回路手段は上記第１メモリ手段と該第１論理回路手段と
該データプロセッサ手段とに接続されているので、該メ
ツセージを更に考察すべきであると決定したときは該デ
ータプロセッサはメツセージの少なくとも目的アＰレス
部分を該第１データ記憶手段から上記第２論理回路に送
り、ここにおいて上記第１メモリ手段内に記憶された目
的アドレスと比較して、メツセージを、このメツセージ
を開始しなかったネットワークに接続された局に送信す
べきかどうかを決定するよ５になされたブリツ・ジ回路
。 （２）上記第１論理回路手段は、上記三方向性データ通
信径路手段の一部として第】信号パスを含み、ここにお
いて、該データプロセッサと第２論理回路手段は上記第
１信号パスに接続されている特許請求の範囲第１項記載
のブリッジ回路。 （３）上記第１信号バスに接続された第２データ記憶手
段を更に含み、上記データプロセッサは第１データ記憶
手段をアドレスし、第２論理回路に送るべきソースアド
レス情報をここから引出し、該情報はここにおいて、該
第１メモリ手段内に記憶された目的アドレスと比較され
、もし一致しなければ上記ソースアドレス情報は該第２
デ一タ記憶手段に送られ記憶されるように構成されてい
る特許請求の範囲第２項記載のブリッジ回路。 （４）上記データプロセッサは、上記第２データ記憶手
段内に記憶されるソースアドレスのために該ネットワー
ク情報を形成するようになされた特許請求の範囲第３項
記載のブリッジ回路。 （５）上記データプロセッサは該第１メモリ手段内に記
憶されるものとしての時間値情報を該目的アドレス情報
に付加するように構成され、記憶された目的アドレスの
活動性を決定するための基礎を提供するべく上記時間値
を周期的にデク第１項記載のブリッジ回路。　。 （６）周期的中断信号を発生させるタイマ回路手段を更
に含み、このタイマ回路手段は該データプロセッサの第
３中断口に接続されているので、該データプロセッサは
該タイマ回路手段からの中断信号に応答して上記デクリ
メント作用を果（力　上記第１論理回路手段はローカル
地域ネットワーク（Ｌ、ＡＮＣＥ　）用の第１および第
２コン各第１および第２データアドレスバスは該第１デ
ータ記憶手段に制御論理を介して二方向的に接続されて
いるので、メツセージを開始しなかったネットワーク上
の局にメツセージを送信すべきことがもし決定されたら
、該メツセージは該第１データ記憶手段から呼出されて
、メツセージを開始してない上記ネットワークのデータ
項記載のブリッジ回路。 （８）上記ローカル地域ネットワークはそれぞれ、アド
レス信号を形成し、これらの信号は該第１データ記憶手
段に送られたとき該メツセージを上記第１データ記憶手
段から引出させるように回路。 （９）上記第１データ記憶手段は第２信号パスを含み、
このパスには該第１制御論理の少なくとも一部が接続さ
れており、前記第１データ記憶手段は更に、上記第２信
号パスを上記第１信号パスに接続するように配設された
第２制御論理を含んでいるので、該データプロセッサは
命令信号を上記第１および第２０−カル地域ネツトワー
クに送って、適当な時間のたびにいずれかのネットワー
クがアドレス信号を該第１データ記憶手段に送るように
なし得る特許請求の範囲第８項記載のブリッジ回路。 ａ〔上記第２論理回路手段は比較器とこれに接続された
レジスタとを含み、かくして上記第１データ記憶手段か
らのアドレス情報信号は該レジスタによって受信され、
上記メモリ手段からの目的アドレス情報信号は上記レジ
スタ内のアドレス信号と比較されるべく上記比較器に受
信され、この比較器は結果信号を発生させるようにツジ
回路。 Ｕυ　上記結果信号を受信するべく該比較器に接続され
、この結果信号に応答して制御信号を発生せしめ、かく
して該第２論理回路をして比較動作を続けさせるか、あ
るいはこれら比較動作を終了させる比較器制御回路を更
に含む／Ｉ′ｆｉｉ′ｌ′請求の範囲第１０項記載のブ
リッジ回路。 αり　上記第２論理回路はアドレス信号を発生させて伝
達１′るべく上記メモリ手段に接続されたアドレス信号
発信器を含み、このアドレス信号発信器は上記比較器制
御回路に接続されており、かくして上記アドレス信号発
信器は新しいアドレスを発生し続けるか、あるいは新ア
ドレス発のブリッジ回路。 ０階　上記データプロセッサは該アドレス発生器をして
高オーダアドレスでアドレスを発生させ始め、上記第２
データ記憶手段内のソースアドレスが該メモリ手段内の
空席アドレスと等しくなるまで、目的アドレス情報信号
を該第２論理回路を介してより高いオーダのアドレスに
シフト手続有Ｉｌｘ’ｈ　？”＋　（方式） ％式％ ２、発明の名称　ネットワークを相互連結づるブリッジ
回路３、補正をＪる者 事件との関係　特許出願人 名　称　ディジタル・エクウイゾメント・コーポレイシ
ョン ４、代　理　人　東京都新宿Ｉ８新宿１−Ｊ−■１番１
４号　１１１１１．１ビル（郵便番号１６０）電話（０
３）　３５４−８６２３５、補正指令の日イｊ　昭和６
０年Ｉ　Ｊｌ　９１：Ｊ６、補正により増加Ｊる発明の
数 ７、？ｄｉ正の対象　願古中、出願人の代表者の欄、明
細ド１、図面及び委イｆ状 ８、補正の内容 （１〉タイプ印ｆｎ　（黒色）により鮮明に浄書した明
Ｉｆ　Ｑｊ全全文別紙の通り補正する。（内容に幻η（
２）出願人の代表者を記載した適正な願書、製部を用い
て適当な用紙に鮮明に描いた適正な図面及び委任状につ
いては、本願に関Ｊる昭１６０年１月１１日付手続補正
書く自発）にて擢出致しました。

Claims (1)

1. 【特許請求の範囲】 （！１　少なくとも２つの第１および第２０−カルネツ
   トワークを相■接続するためのブリッジ回路であって、
   それぞれのネットワークは複数の局を有し、各局は少な
   くとも目的アドレスとソースアドレスを含むメツセージ
   を送信するようになされており、第１論理回路手段と、
   データプロセッサ手段と、第１メモリ手段と、第２論理
   回路手段とを組合わせて含み、前記第１論理回路手段は
   前記第１および第２０−カルネツトワークからのデータ
   メツセージを受信するようにこれらのネットワークに接
   続され、これらのメツセージを一時的に記憶する第１デ
   ータ記憶手段を有するようｌこ構成された三方向性デ〜
   り辿信径路手段を含んでおり、これに送られて来たメツ
   セージを検査してこのメツセージを少なくともこのメツ
   セージが送られてない方のローカルネットワークに更に
   送信すべきものと考えるべきかどうかを決定するように
   構成されており、第１および第２０−カルネツトワーク
   のどちらが該メツセージを送信しているかをそれぞれが
   示す中断信号を発生させるように更に構成されており、
   上記データプロセッサ手段は該第１論理回路に接続され
   ており、少なくとも２つの中断信号口とこのデータプロ
   セッサ手段をプログラマブルにし得る手段とを有し、上
   記第１メモリ手段は目的アドレスを記憶しており、ロー
   カルネットワークに接続された局の少な（とも一部分に
   対してどのネットワークがそれぞれの目的アドレスと関
   連するかを示すネットワークデータを有し、上記第２論
   理回路手段は上記第１メモリ手段と該第１論理回路手段
   と該データプロセッサ手段とに接続され″　ノので、証
   ゛メツセージを更に考察すべきであると決定したときは
   該データプロセッサはメツセージの少なくとも目的アド
   レス部分を該第１データ記憶手段から上記第２論理回路
   に送り、ここにおいて上記第１メモリ手段内に記憶され
   た目的アドレスと比較して、メツセージを、このメツセ
   ージを開始しなかったネットワークに接続された局に送
   （ｉすべきかどうかを決定するようになされたブリッジ
   回路。 （２）上記第１論理回路手段は、上記三方向性データ通
   信径路手段の一部として第１信号バスを含み、ここにお
   いて、該データプロセッサと第２論理回路手段は上記第
   １信号パスに接続されている上記第１項によるブリッジ
   回路。 （３）上記第１信号パスに接続された第２データ記憶手
   段を更に含み、上記データプロセッサは第１データ記憶
   手段をアドレスし、第２論理回路に送るべきソースアド
   レス情報をここから引出し、該情報はことにおいて、該
   第１メモリ手段内に記憶された目的アドレスと比較され
   、もし一致しなければ上記ソースアドレス情報は該第２
   データ記憶手段に送られ記憶されるように構成されてい
   る上記第２項記載のブリッジ回路。 （４）上記データプロセッサは、上記第２データ記憶手
   段内に記憶されるンースアパルスのために該ネットワー
   ク情報を形成するようになされた上記第３項記載のブリ
   ッジ回路。 （５）上記データプロセッサは該第１メモリ手段内に記
   憶されるものとしての時間値情報を該目的アドレス情報
   に付加するようζこ構成され、記憶された目的アドレス
   の活動性を決定するための基礎を周期的に提供するべく
   上記時間値をデクリメントするように構成された上記第
   １項記載のブリッジ回路。 （６）周期的中断信号を発生させるタイマ回路手段を更
   に含み、このタイマ回路手段は該データプロセッサの第
   ３中断口に接続されているので、該データプロセッサは
   該タイマ回路手段からの中断信号に応答して上記デクリ
   メント作用を果たす上記第５項記載のブリッジ回路。 （７）上記第１論理回路手段はローカル地域ネットワー
   ク（ＬＡＮＣＥ）用の第１および第２コントローラ回路
   を含み、それぞれのランスは第１および第２データアド
   レスバスに接続されており、６第１および第２データア
   ドレスバスは該第１デーダ記憶手段に制御論理を介して
   二方向的に接続されているので、メツセージを開始しな
   かったネットワーク上の局にメツセージを送信すべき仁
   とがもし決定されたら、該メツセージは該第１データ記
   憶手段から呼出されて、メツセージを開始してない上記
   ネットワークのデータアドレスバスに送信される上記第
   ２項記載のブリッジ回路。 （８）上記ローカル地域ネットワークはそれぞれ、アド
   レス信号を形成し、これらの信号は該第１データ記憶手
   段に送られたとき該メツセージを上記第１データ記憶手
   段から引出させるようになされる上記第７項記載のブリ
   ッジ回路。 （９）　上記第１データ記憶手段は第２信号バスを含み
   、このパスには該１１ｇ１制御論理の少なくとも一部が
   接続されており、前記第１データ記憶手段は更に、上記
   第２信号バスを上記第１信号バスに接続するように配設
   された第２制御論理を含んでいるので、該データプロセ
   ッサは命令信号を上記第１および第２０−カル地域ネツ
   トワークに送って、適当な時間のたびにいずれかのネッ
   トワークがアドレス信号を該第１データ記憶乎段に送る
   ようになし得る前記第８項によるブリッジ回路◎ （１０１上記第２論理回路手段は比較器とこれに接続さ
   れたレジスタとを含み、か（して上記第１データ記憶手
   段からのアドレス情報信号は該レジスタによって受信さ
   れ、上記メモリ手段からの目的アドレス情報信号は上記
   レジスタ内のアドレス信号と比較されるべく上記比較器
   に受信され、この比較器は結果信号を発生させるように
   なされている上記第１項記載のブリッジ回路。 旧）　上記結果信号を受信するべ（該比較器に接続され
   、この結果信号に応答して制御信号を発生せしめ、か（
   して該第２論理回路をして比較動作を続けさせるか、あ
   るいはこれら比較動作を終了させる比較器制御回路を更
   に含む上記第１０項記載のブリッジ回路。 ａの　上記第２論理回路はアドレス信号を発生させて伝
   達するべ（上記メモリ手段に接続されたアドレス信号発
   信器を含み、このアドレス信号発信器は１記比較器制御
   回路に接続されており、かくして上記アドレス信号発信
   器は新しいアドレスを発生し続けるか、あるいは新アド
   レス発生動作を終了する上記第１１項記載のブリッジ回
   路。 ０　上記データプロセッサは該アドレス発生器をして高
   オーダアドレスでアドレスを発生させ始め、上記第２デ
   ータ記憶手段内のソースアドレスが該メモリ手段内の空
   席アドレスと等しくなるまで、目的アルレス情報信号を
   該第２論理回路を介してより高いオーダのアドレスにシ
   フトさせるように構成されてｂる上記第１２項によるグ
   リッジ回路。