JPH0417574B2

JPH0417574B2 -

Info

Publication number: JPH0417574B2
Application number: JP59219330A
Authority: JP
Inventors: Efu Kenpufu Maaku
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1983-10-19
Filing date: 1984-10-18
Publication date: 1992-03-26
Also published as: GB8426388D0; DE3438410C2; JPS60152145A; GB2149625A; CA1221171A; FR2553953A1; DE3438410A1; US4597078A; GB2149625B; FR2553953B1

Description

【発明の詳細な説明】本発明は、メツセージを送るように形成された
ステーシヨンを夫々複数有する少なくとも第１及
び第２のローカルネツトワークを接続するブリツ
ジ回路に関する。

データ処理分野において、ローカルネツトワー
クの相互接続が望まれることは良く知られてい
る。従来技術では、ルート装置（router）と一般
に呼ばれる装置によつてローカルネツトワークが
互いに接続されてきた。このようなルート装置
は、装置メーカ固有のものなので、あるローカル
ネツトワークにおける第１の局が、他のローカル
ネツトワークにおける第２の局にメツセージを送
るには、第１局は少なくとも２段レベルのアドレ
スを伝達するか、あるいは２段レベルのプロトコ
ル装置を備えなければならない。換言すれば、従
来技術におけるアドレス装置は公衆電話システム
のアドレス装置に似通つている。つまり、公衆電
話システムにおける始めの３デジツト、すなわち
グラマシー・３（GR3）のような交換番号はある
レベルのアドレスであり、終りの４デジツトは第
２のレベルのアドレスである。以上述べた装置は
妥当なものである。しかし、使用者側で考える
と、購入設備のメーカを変えた場合、特定の局間
通信機器メーカ以外のメーカが製作したルート装
置を用いて１つのネツトワークから他のネツトワ
ークに通信を送りたいときに問題が生じる。この
ような困難な問題が生じる原因は、従来技術に必
要とするプロトコルのレベルがかなり高く、ある
メーカの装置の局が他メーカのルート装置に情報
を送る場合、ルート装置が記憶手段を備えていて
も、大きな困難に遭遇するためである。

本発明の目的は、メツセージを、伝えるべきロ
ーカルネツトワークのステーシヨンに間違いなく
確実に送信し得、しかも不良メツセージは排除し
得る、ネツトワークを互いに接続するブリツジ回
路を提供することにある。

本発明によれば、前記目的は、メツセージを送
るように形成されたステーシヨンを夫々複数有す
る少なくとも第１及び第２のローカルネツトワー
クを接続するブリツジ回路であつて、メツセージ
は、宛先ステーシヨンを確認する少なくとも１つ
の宛先アドレスと発信元ステーシヨンを確認する
発信元アドレスとを含んでおり、第１の論理回路
は、メツセージを受信するように第１及び第２の
ローカルネツトワークに接続されており、一時的
にメツセージを記憶するために第１のメモリを有
するように構成されており、送られてきたメツセ
ージを検査してメツセージを送つていないローカ
ルネツトワークの１つに更に送信すべきか決定す
ると共に第１及び第２のローカルネツトワークの
どちらがメツセージを送信しているかを表示する
第１及び第２の所定の信号を生成するように構成
されており、プログラマブル・データ・プロセツ
サは、第１の論理回路に接続されており、第１及
び第２の所定の信号を夫々受信すべく少なくとも
２つの信号ポートを有しており、第２のメモリ
は、両ネツトワークの宛先アドレスとローカルネ
ツトワークに接続されたステーシヨンの少なくと
も幾つかに対して各宛先アドレスが置かれたネツ
トワークを表示する連想データとを記憶してお
り、第２の論理回路は、第２のメモリ、メツセー
ジを更に送信すべきか最終的に決定すべく第１の
論理回路及びデータ・プロセツサに接続されてお
り、データ・プロセツサは、少なくともメツセー
ジの宛先アドレス部分を第１のメモリから第２の
論理回路に導き、メツセージを伝えなかつたネツ
トワークに接続されたステーシヨンにメツセージ
を送るべきか決定するために宛先アドレス部分と
第２のメモリに記憶された宛先アドレスとを第２
の論理回路に比較させることを特徴とする、ネツ
トワークを互いに接続するブリツジ回路によつて
達成される。

本発明のブリツジ回路によれば、第１及び第２
のローカルネツトワークに接続された第１の論理
回路は、送られてきたメツセージを検査してメツ
セージを送つていないローカルネツトワークの１
つに更に送信すべきか決定すると共に第１及び第
２のローカルネツトワークのどちらがメツセージ
を送信しているかを表示する第１及び第２の所定
の信号を生成し、同時にメツセージを第１のメモ
リにより一時的に記憶し、プログラマブル・デー
タ・プロセツサは、第１の論理回路にて生成され
た第１及び第２の所定の信号を夫々受信し、第２
のメモリは、両ネツトワークの宛先アドレスとロ
ーカルネツトワークに接続されたステーシヨンの
少なくとも幾つかに対して各宛先アドレスが置か
れたネツトワークを表示する連想データとを記憶
しており、データ・プロセツサは、少なくともメ
ツセージの宛先アドレス部分を第１のメモリから
第２の論理回路に導くと共に宛先アドレス部分と
第２のメモリに記憶された宛先アドレスとを第２
の論理回路に比較させ、第２の論理回路はメツセ
ージを伝えなかつたネツトワークに接続されたス
テーシヨンにメツセージを更に送信すべきか最終
的に決定するが故に、第１及び第２のローカルネ
ツトワークの一方から送られてきたメツセージを
検査して欠陥を有する不良メツセージは排除する
と共に、良好なメツセージについてはメツセージ
の宛先アドレス部分と第２のメモリに記憶された
宛先アドレスとの比較を行つて、メツセージの宛
先アドレス部分と第２のメモリに記憶された宛先
アドレスとが一致した場合、第１のメモリに一時
的に記憶されたメツセージを、伝えるべきローカ
ルネツトワークのステーシヨンに送信し得る。従
つて、第１及び第２のローラクネツトワークの
夫々を構成する装置の種類、並びに第１及び第２
のローカルネツトワークに夫々接続されたステー
シヨンの数及び配列に関係なく、メツセージの宛
先アドレスが第１又は第２のローカルネツトワー
クのどのステーシヨンに属しているかを正確に判
断し得、その結果、メツセージを、伝えるべきロ
ータクネツトワークのステーシヨンに間違いなく
確実に送信し得、しかも不良メツセージは排除し
得る。

以下、本発明を図面に示す好ましい実施例を用
いて詳述する。

第１図について説明する。第１図は、共通バス
１１に連通された３個のステーシヨン１Ａ，２Ａ
及び３Ａから構成された第１のネツトワークを示
している。更に第１図は、共通バス１３に連結さ
れた３個のステーシヨン１Ｂ，２Ｂ及び３Ｂから
構成された第２のネツトワークを示している。当
然のことながら各ネツトワーク中のステーシヨン
は４個以上でもよく、又、ネツトワークは３個以
上でもよい。

第１のネツトワークには、第１の論理回路に含
まれるローカルエリアネツトワーク（以下
LANCEという）１５が連結されており、第２の
ネツトワークには、同じく第１の論理回路に含ま
れるLANCE１７が連結されている。LANCE１
５及び１７の各々は、好ましくはユナイテツドテ
クノロジーズ（United Technologies）社の支社
であるモステツク（Mostek）社製MK 68590デ
バイスである。LANCEは多数の動作を行うべく
構成されている。まず、ネツトワークのステーシ
ヨンから送信されたメツセージは、メツセージが
完全であり且つエラーないかどうかを決定するべ
く当該LANCEにより検査される。例えば、メツ
セージが長すぎるか短すぎるか、又はエラー若し
くは他の何らかの欠陥の存在を示す表示がある場
合、メツセージをブリツジ回路を通して送るべき
であるという指示をLANCEはシステムに与えな
い。他方、LANCEが受信メツセージを更に伝送
することが好ましいと判断した場合、例えば、
LANCE１５はライン１９を介してプログラマブ
ル・データ・プロセツサとしてのマイクロプロセ
ツサ２１に割込み信号を送るように接続されてい
る。LANCE１５がメツセージを検査している
間、メツセージは第１のメモリとしてのバツフア
RAM２９に送られる。好ましくはマイクロプロ
セツサ２１はモトローラ（Motorola）社製68000
型であるが、他の型のマイクロプロセツサを使用
してもよい。

特に第１図中、プログラムRAM４１と新規発
信元RAM３５とは別個の素子として示してあ
る。後述するような機能を有する前記２個の
RAMは１個のデータプロセツサ又は１個の
RAMデバイスの一部として構成し得るが、本実
施例では別個の素子として考える。第１図に示す
ように、第２の論理回路としてのルツクアツプコ
ントローラ３７は別個の素子であるが、ルツクア
ツプコントローラ３７もデータプロセツサに含ま
れ得る。本実施例においては、システムを比較的
単純なマイクロプロセツサを使用して説明するた
めに、これらの素子を別個の素子として説明し
た。

更に第１図から明らかなように、LANCE１５
はチヤネル２３を介して第１の論理回路に含まれ
るメモリコントローラ２５に接続されており、
LANCE１７はチヤネル２７を介してメモリコン
トローラ２５に接続されている。メモリコントロ
ーラ２５は第２図に詳細に示した。

上述のように、メモリコントローラ２５にはバ
ツフアRAM２９が接続されている。メモリコン
トローラ２５は、LANCE１５，１７及びマイク
ロプロセツサ２１との間に両方向データパスを有
するスリーポートデバイスである。

データアドレスバス（以下DALバスという）
３１には、ROM３３、新規発信元RAM３５、
第２のメモリとしてのルツクアツプRAM３９に
連結されたルツクアツプコントローラ３７及びプ
ログラマRAM４１が連結されている。ROM３
３は、好ましくはインテル（Intel）社製2764で
ある。新規発信元RAM３５は、好ましくはイン
テル製2167である。プログラムRAM４１は、好
ましくはインテル社製2167である。

システムの全体的な動作が理解できるように第
１図に示す回路について説明する。まず第１のケ
ースとして、ステーシヨン１Ａからステーシヨン
２Ｂにメツセージを送りたいと仮定する。第１の
ケースにおいてステーシヨン１Ａは、64ビツトの
プリアンブル情報、48ビツトの宛先アドレス情
報、48ビツトの発信元アドレス情報、可変量のユ
ーザデータ、及びエラーの有無を示す１群の信号
を含むメツセージを送信する。本システムは、主
として宛先アドレス信号と発信元アドレス信号と
に係つている。ステーシヨン１Ａからのメツセー
ジは、ステーシヨン２Ｂの宛先アドレスとステー
シヨン１Ａの発信元アドレスとを含んでいる。

メツセージはLANCE１５に伝送され、
LANCE１５でプリアンブル部分が解読され、メ
ツセージ中のビツト数がカウントされ、エラー状
態がチエツクされる。これらの機能を達成する能
力はLANCEデバイスに固有のものである。
LANCE１５がメツセージフオーマツト中に欠陥
を検出しなかつた場合、LANCE１５はライン１
９を介してマイクロプロセツサ２１に割込み信号
を送る。LANCE１５によるメツセージの検査に
関して上述したように、メツセージはバツフア
RAM２９に送られている。マイクロプロセツサ
２１は、ライン１９からの割込み信号に応答し
て、バツフアRAM２９に保持されているメツセ
ージの宛先アドレス部分を取り出すべく１組のア
ドレス信号をバツフアRAM２９に送る。宛先ア
ドレス情報はDALバス３１を通つてルツクアツ
プコントローラ３７に送られる。DALバス３１
は少なくとも40個の並列回路から構成されてお
り、その内24個はアドレス信号、16個はデータ信
号に割り当てられている。第３図の説明からよく
理解されるように、バツフアRAM２９からのア
ドレス情報はルツクアツプコントローラ３７に受
け取られる。ルツクアツプコントローラ３７は、
バツフアRAM２９からの宛先アドレス信号を、
ルツクアツプRAM３９に保持されている複数又
はライブラリ状の宛先アドレスに比較すべく構成
されている。ルツクアツプRAM３９への宛先ア
ドレスのロードについては後述するが、この場
合、ルツクアツプRAM３９は複数の宛先アドレ
スを格納しているとする。ルツクアツプRAM３
９中の宛先アドレスは当該する付加情報を含んで
いる。この付加情報は、ルツクアツプRAM３９
に格納されているアドレスを有するステーシヨン
が第１のネツトワークに存在しているか又は第２
のネツトワークに存在しているかを示している。

ルツクアツプコントローラ３７により比較され
た後、マイクロプロセツサ２１は宛先アドレスが
ルツクアツプRAM３９中に存在しており第１の
ネツトワーク側にアドレスが存在していないこと
を報告される。その後、マイクロプロセツサ２１
はバツフアRAM２９が保持しているメツセージ
から発信元アドレス信号を取り出し、この発信元
アドレス信号をルツクアツプコントローラ３７に
送るべくバツフアRAM２９に要求を送る。一
方、マイクロプロセツサ２１はLANCE１５にコ
マンド信号を送り、LANCE１５はバツフア
RAM２９からメツセージを取り出し、このメツ
セージをチヤネル２７を介してLANCE１７、更
に共通バス１３へ送るようにメモリコトローラ２
５に命令し、従つて、ステーシヨン２Ｂはメツセ
ージを受信するべく応答する。

発信元アドレスは、ルツクアツプコントローラ
３７に受け取られると、メツセージの宛先アドレ
スについて上述したように、宛先アドレスと比較
される。この手順は本システムの学習能力の一部
である。ルツクアツプRAM３９において発信元
アドレスが宛先アドレスに一致していると認めら
れると、マイクロプロセツサ２１に報告され、そ
れ以上の動作は行なわれない。他方、ルツクアツ
プRAM３９に保持されている宛先アドレス中に
発信元アドレスが見い出されない場合、マイクロ
プロツサ２１は新規発信元RAM３５に発信元ア
ドレスを送るようにルツクアツプコントローラ３
７に指示し、マイクロプロセツサ２１は上述の付
加情報、即ち本実施例の場合、どのネツトワーク
にステーシヨン１Ａ（発信元）が位置しているか
を示す付加情報をルツクアツプRAM３９に付加
する。本システムは自己学習し、ネツトワークの
ステーシヨンによるメツセージ送信時に（発信元
アドレスからの）宛先アドレスをルツクアツプ
RAM３９に付加することによりルツクアツプ
RAM３９をロードすべく動作する。ネツトワー
クのステーシヨンによるメツセージ送信時に、メ
ツセージは上述のような発信元アドレスを含んで
おり、割込み信号はどのネツトワークからメツセ
ージが送信されているか、即ちどのネツトワーク
に発信元が位置しているかをマイクロプロセツサ
２１に知らせる。従つて、システムの始動直後で
あつても、各ステーシヨンのメツセージ送信に伴
なつてそれらのアドレスはルツクアツプRAMに
付加され、システムは各ステーシヨンの位置を
「学習」し始める。

本実施例の場合、マアイクロプロセツサ２１に
多少の予備時間があると、マイクロプロセツサ２
１は新規発信元RAM３５からアドレス信号を取
り出すべくプログラムされたルーチンを実施し、
ルツクアツプRAM３９の固有位置に挿入すべく
ルツクアツプコントローラ３７に前記アドレス信
号を送る。第３図の説明から更によく理解される
ように、マイクロプロセツサ２１はルツクアツプ
RAM３９を再編成し得る。以上、ステーシヨン
１Ａからステーシヨン２Ｂにメツセージを送る場
合を例にとつて回路の動作を説明した。

第２のケースとしてのステーシヨン１Ａからス
テーシヨン３Ａにメツセージを送る場合は動作が
多少異なる。第１のネツトワークは、ステーシヨ
ン１Ａがステーシヨン３Ａへメツセージを送るた
めのブリツジ回路を必要としない。但し、ブリツ
ジ回路は自己学習の手順でシステムの動作を利用
する。第２のケースにおいては、メツセージがス
テーシヨン１Ａからステーシヨン３Ａに送られる
際、該メツセージはステーシヨン３Ａに受け取ら
れると同時にLANCE１５によつても受け取られ
る。LANCE１５は、メツセージがブリツジを通
つて進行する必要がないことを認識せず、従来通
りメツセージを処理する。しかし、第２のケース
では（ステーシヨン３Ａの）宛先アドレスがルツ
クアツプRAMのアドレスと比較されると、ステ
ーシヨン３Ａが発信元ステーシヨン１Ａ又は発信
元と同一のネツトワークにあると判断され、従つ
て、バツフアRAM２９中のメツセージはブリツ
ジを通つて進行しない。同時に、発信元はアドレ
スは上述のように比較され、発信元アドレスがル
ツクアツプRAM３９中に見い出されないと上述
のように該ルツクアツプRAM３９に付加され
る。

第２のケースの条件を変更して、宛先アドレス
（ステーシヨン３Ａ）がルツクアツプRAM３９
中に存在しないと仮定するならば、システムの動
作に変化が生じる。メツセージはLANCE１５に
受け取られ、バツフアRAM２９に格納され、宛
先アドレスは上述と同様に比較される。もつと
も、マイクロプロセツサ２１は、ステーシヨンの
ネツトワーク位置が不明であること、実際にはス
テーシヨンの存在が不明であることを報告され
る。この場合、マイクロプロセツサ２１はメモリ
コントローラ２５がバツフアRAM２９からメツ
セージを取り出して第２のネツトワークに送信し
得るようにLANCE１５に指示する。ブリツジ回
路の理論に従うと、宛先アドレスがネツトワーク
に確認されない場合、ブリツジを通つて宛先アド
レスが送られる。遅かれ早かれステーシヨン３Ａ
はメツセージを送信し、発信元として送られたア
ドレスはルツクアツプRAM３９に付加され、別
の第２のケースと同様にアドレスの所在は早々に
明らかになる。

ルツクアツプRAM３９を充填すべきであり、
かつあるステーシヨンへの宛先アドレスが簡単に
ルツクアツプRAM３９にロードされない場合、
該当するステーシヨンに送られたメツセージは送
受信されるが、前述の宛先アドレスがネツトワー
クに確認されない時にメツセージを送り得る能力
により、本ブリツジ回路はこのような状態を処理
し得る。ステーシヨンのアドレスがネツトワーク
に確認されない時に送信する能力は、学習アルゴ
リズムを実施する前にシステムを作動せしめ、即
ちシステムは、接続されたネツトワーク上に存在
しておりかつ発信元アドレスからまだ識別されて
いないステーシヨンを収容している。このような
ケースの一例としては、オフイスビル又は大学校
舎のデータプロセツシングシステムがあり、各階
にネツトワークがあり、ポータブル端末が１階か
ら２階へと移動されて新しい位置からはまだ端末
が認識されていないような場合である。

第１図に示した他のいくつかの特徴について説
明する。ROM３３は、本ブリツジ回路のマイク
ロプロセツサ２１を作動させるために必要な全プ
ログラムが格納されている不揮発性メモリであ
る。プログラムRAM４１は、ROM３３からカ
レントプログラム信号を転送され、マイクロプロ
セツサ２１のスクラツチパツドメモリ及びカレン
トプログラムメモリとして作動する揮発性メモリ
である。

本ブリツジ回路は更に、ステーシヨンが活動し
ていない場合にはそのアドレスを抹消し、より活
動性の高いステーシヨンのアドレスに場合をあけ
るという意図を理論的には含んでいる。この意図
は、所与の時間周期、例えば、100ミリ秒毎にタ
イマ43から割込み信号を供給することにより実現
される。なお、別の時間周期を使用してもよい。
タイマ43が割込み信号を送ると、マイクロプロセ
ツサ２１はプログラムされたルーチンを開始し、
従つて、ルツクアツプRAM３９中の各宛先アド
レスは取り出され、該当するクロツクビツト分が
減少する。クロツクビツトは又は、ルツクアツプ
RAM３９にロードされている際に宛先アドレス
に付加される付加情報ビツトでもある。クロツク
ビツトは所定の値、例えば２進コードで表わした
15分の値であり得、又他の値も使用され得る。ク
ロツクビツトがゼロまで減少すると、該宛先アド
レスは再編成動作にて、又は新規発信元RAM３
５からのアドレス入力中に除去され得る。ルツク
アツプRAM３９中の宛先アドレスが対を形成す
るとマイクロプロセツサ２１はそのクロツクビツ
トを自動的に最大値にリセツトする。

LANCE１７からの割込み信号ライン２０に送
られる。割込み信号はマイクロプロセツサ２１に
送られるが、システムはLANCEが単に「要注
意」信号を発生する場合に作動され得、マイクロ
プロセツサは「要注意」信号により割込み信号の
等価物を得るべく規則的にLANCEをポーリング
し得る。システムは、LANCE１５がその処理メ
ツセージをバツフアRAM２９の所定のアドレス
にロードし、同様にLANCE１７がその処理メツ
セージを別の所定のアドレスにロードするように
プログラムされている。マイクロプロセツサ２１
は前記動作を達成すべくLANCE１５及び１７に
命令を供給する。マイクロプロセツサ２１は、各
LANCEがどのアドレスを使用するか、実際には
バツフアRAM２９のどのアドレスに特定のメツ
セージが格納されたかを監視するようにプログラ
ムされている。このプログラム構成により、マイ
クロプロセツサ２１はバツフアRAM２９から宛
先アドレス情報と特定のメツセージの発信元アド
レス情報とを取り出し、このメツセージを送信す
べきか否かを決定し、アドレスにネツトワーク位
置情報を付加し、以下、上述と同様に作動する。

次にメモリコントローラ２５の詳細ブロツク線
図である第２図について説明する。第２図は、
LANCE１５及び１７並びに第１図のマイクロプ
ロセツサ２１からのDALバス３１を示している。
更に、第１図のバツフアRAM２９を詳示してい
る。第１の例ではメツセージはステーシヨン１Ａ
からステーシヨン２Ｂへ送信される。システム
は、LANCE１５がメツセージを受け取るとライ
ン５１にバツフアRAM要求信号を発生し、前記
バツフアRAM要求信号をバツフアRAMアービ
タ回路５３へ送るべく作動する。バツフアRAM
アービタ回路５３は、市販の論理集積回路、好ま
しくはアドバンストマイクロデバイセス
（Advanced Micro Devices）社製の論理集積回
路のプログラマブルアレーから構成されている。
バツフアRAMアービタ回路５３は、LANCE１
５からのメツセージがチヤネル５７、MUX（マ
ルチプレクサ）５５、チヤネル５９を通つてバツ
フアRAMデータバス６１に伝送されるように、
ステアリング信号をMUX５５に向かつて発生す
る。メツセージは、バツフアRAMデータバス６
１からチヤネル６３を通つてバツフアRAM２９
に送られ、バツフアRAM２９でチヤネル６５か
らの信号により指定されたアドレスに配置され
る。LANCE１５はマイクロプロセツサ２１から
アドレス情報を供給され、前述のようにこのメツ
セージのバツフアRAM２９への伝送に従い、
LANCE１５はチヤネル６７からの１組のアドレ
ス信号をラツチ６９、チヤネル７１を通つて
MUX７３に送る。MUX５５及び７１はシグネ
テイクス（Signetics）社製の74S158である。
MUX７３は、チヤネル７１からチヤネル６５に
アドレス信号を送るべくライン７５からステアリ
ング信号を受け取る。バツフアRAMアービタ回
路５３はタイミング回路にスタート信号を送り、
前記タイミング回路はクロツク及び読出し／書込
み信号をバツフアRAM２９に供給する。バツフ
アRAM２９は、好ましくは富士通社製の8264で
あり、クロツク及び読出し／書込み信号に応答し
て作動する。マイクロプロセツサ２１は、宛先ア
ドレス情報が配置されているバツフアRAM２９
に位置をアドレスすることによりメツセージの宛
先アドレス部分を取り出すべくプログラムされて
いる。従つて、LANCE１５が上述のように割込
み信号を送つたと仮定するなら、マイクルプロセ
ツサ２１はDALバス３１からチヤネル７９に沿
つてMUX７３にアドレス信号を送る。ライン８
１からのバツフアRAM要求MP信号に応答して、
バツフアRAMアービタ回路５３は、MUX７３
にチヤネル７９からアドレス信号を送るようにラ
イン７５にステアリング信号を送る。従つて、メ
ツセージの宛先アドレス部分は、バツフアRAM
２９からライン６３、バツフアRAMデータバス
６１、チヤネル８３、データラツチ８５を通り、
DALバス３１に送られる。従つて、メツセージ
の宛先アドレス部分は、バツフアから第１図にて
説明したルツクアツプコントローラ３７に送られ
る。マイクロプロセツサ２１がメツセージの発信
元アドレス部分を要求すると、当然のことながら
メツセージの発信元アドレス部分のアドレスが異
なる場合は別として、マイクロプロセツサ２１は
同様に発信元アドレス部分を取り出す。

マイクロプロセツサ２１が、メツセージを例え
ばバツフアRAM２９（ステーシヨン１Ａから発
信されたメツセージ）からステーシヨン２Ｂに送
るべきであると決定すると、マイクロプロセツサ
２１は、DALバス３１からチヤネル８７、デー
タバツフア８９、チヤネル９１を通つてバツフア
RAMデータバス６１へ、更にチヤネル６３に沿
つてバツフアRAM２９へ命令信号を送る。周期
的にLANCE１５は、命令信号が格納されている
バツフアRAM２９中のアドレス位置をチエツク
し、命令情報が存在している時には適当な信号が
バツフアRAMデータバス６１、チヤネル９３、
データラツチ９５、LANCE Ａ DAL９７を通
つてLANCE１５に送られる。これに応答して
LACNE１５はバツフアRAM２９からメツセー
ジ全体を取りだすように上述のチヤネルに沿つて
アドレス情報を創出する。メツセージ信号は、チ
ヤネル６３、バス６１、チヤネル９９、データラ
ツチ１０１、DAL１０３を通つてLANCE１７へ
送られ、更にステーシヨン２Ｂへ送られる。
LACNE１７からのアドレス情報及びデータ情報
の流れは第２図に詳示されているのでこれ以上説
明しない。

当然のことながらマイクロプロセツサ２１がバ
ツフアRAM２９からのメツセージを転送しない
と決定した場合は、上述のように、命令がバツフ
アRAM２９を通つてLANCE１７に命令が送ら
れることはない。

次に第１図のルツクアツプコントローラ３７を
詳示した第３図について説明する。第３図中、デ
ータ信号を搬送するDALバス３１のラインは分
割してデータバス１０７として示しており、他
方、アドレス信号を搬送するDALバス３１のラ
インは分割してアドレスバス１０９として示して
いる。

第１図の回路の動作について説明したように、
LANCEがメツセージの処理の準備ができている
ことをマイクロプロセツサ２１に知らせると、メ
ツセージの宛先アドレス信号はバツフアRAM２
９から取り出され、メモリコントローラ２５に送
られる。これらの宛先アドレス信号は第３図のデ
ータバス１０７に達する。これに先立つて、マイ
クロプロセツサ２１はアドレスバス１０９、チヤ
ネル１１１を通つて制御回路１１３に命令信号を
送つている。制御回路１１３は、好ましくはモノ
リシツクメモリーズ（Monolithic Mimories）
社製の16R6プログラマブルアレーロジツクであ
る。制御回路１１３はトランシーバ１１５に制御
信号を供給し、従つて、宛先アドレス信号はトラ
ンシーバ１１５を通つて比較レジスタ１１７にロ
ードされる。好ましい実施例においては、トラン
シーバ１１５はシグネテイクス社製74LS245デバ
イスであり、レジスタ１１７はモノリシツクメモ
リーズ社製の16R4 PALデバイスから構成されて
いる。本実施例において、レジスタ１１７は48ビ
ツトレジスタであるが、他のアドレス構成が必要
な場合には他のビツト長を有するレジスタが使用
され得る。

第３図のルツクアツプコントローラ回路は、ア
ドレスバス１０９からの始動アドレス信号及びラ
イン１１９からの命令信号に応答して比較動作を
行なう。例えばルツクアツプRAM３９Ａが8000
個のアドレスを収容すべく構成されている場合、
マイクロプロセツサ２１は4000番の始動アドレス
を供給するようにプログラムされ得る。アドレス
4000番のアドレス信号はアドレスジエネレータ１
２１に供給される。ライン１１９からの制御信号
に従い、アドレス４０００はRAM３９Ａに送ら
れ、アドレス４０００の宛先アドレスはチヤネル
１２３に沿つて比較器１２５に送られる。本実施
例の場合、比較器１２５はモノリシツクメモリー
ズ社製の16R4 PALから構成されている。比較器
１２５はレジスタ１１７内の宛先アドレス信号と
並列信号比較を行ない、その結果として「より
大」又は「等価」のいずれかを示す合成信号をチ
ヤネル１２７から制御回路１１３に送る。合成信
号が「より大」であるなら、即ちRAM３９Ａ内
の宛先アドレスがバツフアRAM２９からの宛先
アドレスより大であるなら、アドレスジエネレー
タ１２１はライン１１９からの制御信号に応答し
てより近接した対を見い出すべく例えば2000番の
第２のアドレスを供給する。合成信号が「より
大」又は「等価」のいずれをも示さなかつた場
合、システムはRAM３９Ａから送られた宛先ア
ドレスがバツフアRAM２９からの宛先アドレス
「より小」であることを認識し、従つてアドレス
ジエネレータ１２１は（制御回路１１３からの制
御信号に応答して）より上位の信号、恐らくアド
レス6000番を発生する。このプロセスは、RAM
３９Ａ内の選択された宛先アドレスがレジスタ１
１７内の宛先アドスと比較されるまで続けられ
る。以上の動作により２つの結果が考えらる。第
１のケースとして、比較中の任意の場所に対が存
在すると、ライン１２７に「等価」信号が発生さ
れる。「等価」信号に応答してアドレスジエネレ
ータ１２１は新規アドレスの発生を停止し、以後
の使用に備えて最後のアドレスを保持する。「等
価」の結果に応答してアドレスジエネレータ１２
１は、RAM３９Ｂからの付加情報（即ち第１又
は第２のネツトワークの位置及びクロツク値）を
有する宛先アドレスがマイクロプロセツサ２１に
転送されるように、アドレスジエネレータ１２１
自体及びRAM３９Ｂに格納されていたアドレス
を創出する。アドレスジエネレータ１２１からの
宛先アドレスは、チヤネル１２８、トランシーバ
１３０、チヤネル１０７を通つてマイクロプロセ
ツサ２１に送られる。トランシーバ１３０はライ
ン１３２からの制御信号により制御される。付加
情報はRAM３９Ｂからチヤネル１３１を通つて
データバス１０７に送られ、更にデータバス１０
７を通つてマイクロプロセツサ２１に送られる。

発信元アドレスは第１図の回路において説明し
たように比較され、所定数の比較検査に応答して
「等価」又は「より大」のいずれも発生しない場
合、システムは発信元アドレスはRAM３９Ａに
存在していないと仮定し、付加宛先アドレスとし
てルツクアツプRAM３９Ａに発信元アドレスを
付加するためのステツプを行なう。本実施例にお
いて、前記（比較検査の）所定数は２を底とする
RAM３９Ａ内の入力位置数の対数である。所定
数に達し、対が見い出されなかつた場合、制御回
路１１３はチヤネル１１１からマイクロプロセツ
サ２１に信号を送り、前記マイクロプロセツサ２
１はバツフアRAM３９と新規発信元RAM３５
との間で発信元アドレスを取り出す。この時、新
規発信元RAM３５には新規アドレスに伴つて
「付加情報」が入力されている。以下、付加アド
レスと呼称する付加情報は、「比較検査」の終了
時にアドレスジエネータ１２１に配置されたアド
レスである。システムは、前記アドレスが可能な
限り近接しており、該発信元アドレスのRAM３
９付加ルーチン中に始動アドレスとしてしようす
べきであると仮定する。マイクロプロセツサ２１
は任意にプログラムされているため、又は任意の
「ノンビジー」時間を認識しないようにプログラ
ムされている場合、時間中の任意の点において、
RAM３９Ａ全体を認識し、この認識中、ステー
シヨンアドレスに関連した前記付加アドレスに応
答して新規発信元RAM３５からステーシヨンア
ドレスを付加する。この動作は、後述する第３図
の回路により達せされる。

アドレスジエネータ１２１により（及びライン
１１９からの制御信号に応答して）発生された上
位アドレスで始動すると、宛先アドレス及びそれ
らの各付加情報はRAM３９Ａ及びRAM３９Ｂ
から取り出される。RAM３９Ａからの宛先アド
レスはレジスタ１１７に送られ、付加情報はチヤ
ネル１３１を通つてデータバス１０７に送られ
る。付加情報はマイクロプロセツサ２１に送ら
れ、マイクロプロセツサ２１で付加情報のクロツ
ク部分がゼロ値であるかどうかを検査される。宛
先アドレスが依然として活動状態にある場合、付
加情報はデータバス１０７に戻され、レジスタ１
１７中の宛先アドレスと付加情報との両者は、ア
イドレスジエネレータ１２１により供給されるア
ドレスに戻され、そのアドレス位置はRAM３９
Ａ及びRAM３９Ｂからの情報取り出し時より１
番上位のアドレス位置である。こうしてRAMの
全内容はメモリの上位アドレス位置に向かつて一
度に１アドレススペース分移動させられ得る。こ
れはメモリの未使用部分が上位端にあるためであ
る。レジスタ１１７からのアドレス情報はトラン
シーバ９４、チヤネル１２７を通つてRAM３９
Ａに送られる。

他方、マイクロプロセツサ２１が発信元アドレ
ス入力の認識モードにあると、マイクロプロセツ
サ２１は各ステツプ毎にアドレスジエネレータア
ドレスを試験し、アドレスジエネレータ１２１内
のアドレスが上述のように新規発信元RAM３５
内の発信元アドレスの「付加アドレス」に等しい
と、RAM３９Ａ及びRAM３９Ｂのアドレスジ
エネレータ中に存在するアドレス位置に付加され
る。実際に、RAM３９Ａ及びRAM３９Ｂに付
加される（新規発信元RAM３５からの）新規宛
先アドレスは上述の発信元比較中に決定される最
良位置にある。例えば、認識中に付加すべき新規
発信元アドレスが３個であるなら、マイクロプロ
セツサ２１はアドレスジエネレータ１２１が上位
アドレスより３番上位のアドレス位置である第１
のアドレスを発生するようにプログラムされる。
アドレスジエネレータ１２１中のアドレスが発信
元アドレスの「付加アドレス」に等しい時、アド
レスジエネレータ１２１のパターンは２番上位の
アドレスを供給し、第２の対が形成されると１番
上位のアドレスを供給するように変化し、第３の
対が形成されると何ら変化は生じない。RAMを
認識するための各フオーマツトが使用され、マイ
クロコンピユータ用にプログラムされる。重要な
点は、ルツクアツプコントローラ３７が、ループ
動作を実施するためのデータバス及び制御信号
に、再編成のための宛先メモリアドレスを供給す
るという点である。

又、第３図の回路はRAM３９Ａ及びRAM３
９Ｂの内容全体を検査し、非活動状態のアドレス
のRAM３９Ａ及びRAM３９Ｂを廃棄するため
に使用される。こうして制御回路１１３及びアド
レスバス１０９からの始動アドレスの命令下にあ
るアドレスジエネレータ１２１は、RAM３９Ａ
及びRAM３９Ｂの下位アドレスで始動する。既
に説明したようにRAM３９Ｂからの付加情報は
検査され、クロツク値がゼロならばアドレスカウ
ンタは次上位のアドレスに進むが、レジスタ１１
７からの情報は読み出されず、実際に書き込まれ
る。この非読出はライン１３３からの制御信号に
より実施される。RAMの次上位のアドレスから
の宛先アドレスは、（第１のゼロクロツク値の検
出後、１アドレス分減少したアドレスジエネレー
タ１２１を備えることにより）先行アドレスに再
ロードされる。アドレジエネレータ１２１は、非
活動状態の宛先アドレスが上述のように低下する
に従い、RAM３９Ａ及びRAM３９Ｂの空き位
置に充填すべくマイクロプロセツサ２１からのプ
ログラムを実行する。従つて、RAM３９Ａ及び
RAM３９Ｂは非活動状態の宛先アドレスを含ん
でいない。

【図面の簡単な説明】

第１図は本発明のブロツク線図、第２図はメモ
リコントローラのブロツク線図、及び第３図はル
ツクアツプコントローラのブロツク線図である。１５，１７……LANCE、２１……マイクロプ
ロセツサ、２５……メモリコントローラ、２９…
…バツフアRAM、３５……新規発信元RAM、
３７……ルツクアツプコントローラ、３９……ル
ツクアツプRAM、４１……プログラムRAM。

Claims

【特許請求の範囲】１メツセージを送るように形成されたステーシ
ヨンを夫々複数有する少なくとも第１及び第２の
ローカルネツトワークを接続するブリツジ回路で
あつて、前記メツセージは、宛先ステーシヨンを確認す
る少なくとも１つの宛先アドレスと発信元ステー
シヨンを確認する発信元アドレスとを含んでお
り、第１の論理回路１５，１７，２５，２９は、前
記メツセージを受信するように前記第１及び第２
のローカルネツトワークに接続されており、一時
的に前記メツセージを記憶するために第１のメモ
リ２９を有するように構成されており、送られて
きた前記メツセージを検査して前記メツセージを
送つていない前記ローカルネツトワークの１つに
更に送信すべきか決定すると共に前記第１及び第
２のローカルネツトワークのどちらが前記メツセ
ージを送信しているかを表示する第１及び第２の
所定の信号を生成するように構成されており、プログラマブル・データ・プロセツサ２１は、
前記第１の論理回路に接続されており、前記第１
及び第２の所定の信号を夫々受信すべく少なくと
も２つの信号ポートを有しており、第２のメモリ３９は、両ネツトワークの宛先ア
ドレスと前記ローカルネツトワークに接続された
ステーシヨンの少なくとも幾つかに対して各宛先
アドレスが置かれたネツトワークを表示する連想
データとを記憶しており、第２の論理回路３７は、前記メツセージを更に
送信すべきか最終的に決定すべく前記第２のメモ
リ、前記第１の論理回路及び前記データ・プロセ
ツサに接続されており、前記データ・プロセツサは、少なくとも前記メ
ツセージの前記宛先アドレス部分を前記第１のメ
モリから前記第２の論理回路に導き、前記メツセ
ージを伝えなかつたネツトワークに接続されたス
テーシヨンに前記メツセージを送るべきか決定す
るために前記宛先アドレス部分と前記第２のメモ
リに記憶された前記宛先アドレスとを前記第２の
論理回路に比較させることを特徴とする、ネツト
ワークを互いに接続するブリツジ回路。２前記第１の論理回路が第１の信号バスを含ん
でおり、前記データ・プロセツサと前記第２の論
理回路とが前記第１の信号バスに接続されている
ことを特徴とする特許請求の範囲第１項に記載の
ブリツジ回路。３前記第１の信号バスに第３のメモリが接続さ
れており、前記データ・プロセツサは、前記第１
のメモリにアドレスして前記第２の論理回路に送
るべき発信元アドレス情報を前記第１のメモリか
ら引き出すように形成されており、前記発信元ア
ドレス情報は前記第２のメモリに記憶された前記
宛先アドレスと比較されて、もし一致しなければ
前記第３のメモリに送られて記憶されることを特
徴とする特許請求の範囲第２項に記載のブリツジ
回路。４前記データ・プロセツサは、前記第３のメモ
リに一緒に記憶されるべき前記発信元アドレスの
ネツトワークの情報を生成するように形成されて
いることを特徴とする特許請求の範囲第３項に記
載のブリツジ回路。５前記データ・プロセツサは、前記第２のメモ
リに記憶された前記宛先アドレス情報に時間値情
報を付加すべく形成されると共に、同様に記憶さ
れた宛先アドレスの生成頻度を決定するための根
拠を提供すべく周期的に前記時間値を減少するよ
うに形成されていることを特徴とする特許請求の
範囲第１項から第３項のいずれか一項に記載のブ
リツジ回路。６周期的な割込み信号を生成するタイマ回路が
前記データ・プロセツサの第３の信号ポートに接
続されており、前記データ・プロセツサは前記タ
イマ回路からの前記割込み信号に応じて前記減少
をもたらすことを特徴とする特許請求の範囲第５
項に記載のブリツジ回路。７前記第１の論理回路はローカルエリアネツト
ワーク用の第１及び第２の制御回路を含んでお
り、各ローカルエリアネツトワークは第１及び第
２のデータアドレスバスに夫々接続されており、
前記第１及び第２のデータアドレスバスの夫々は
第１の制御論理を介して前記第１のメモリに両方
向に接続されており、もしメツセージを伝えてい
ないネツトワークのステーシヨンに当該メツセー
ジが送られるべきであると決定された時は、前記
メツセージは、前記第１のメモリから取り出され
て前記メツセージを伝えていない前記第１及び第
２のネツトワークの一方におけるデータアドレス
バスに送信されることを特徴とする特許請求の範
囲第２項から第６項のいずれか一項に記載のブリ
ツジ回路。８前記ローカルエリアネツトワークの夫々は、
前記メツセージが前記第１のメモリに送られた
時、前記メツセージを前記第１のメモリから取り
出すためのアドレス信号を生成することを特徴と
する特許請求の範囲第７項に記載のブリツジ回
路。９前記第１のメモリは前記第１の制御論理の少
なくとも一部分が接続された第２の信号バスを含
んでおり、第２の制御論理が前記第２の信号バス
を前記第１の信号バスに接続するように配設され
ており、前記データ・プロセツサが命令信号を前
記第１及び第２のローカルエリアネツトワークに
送ることができると共に前記第１及び第２のロー
カルエリアネツトワークに対してアドレス信号を
前記第１のメモリに適当な時間で送らせることを
特徴とする特許請求の範囲第８項に記載のブリツ
ジ回路。１０前記第２の論理回路は、比較器と前記比較
器に接続されたレジスタとを含んでおり、前記第
１のメモリからのアドレス情報信号が前記レジス
タにより受信され、当該アドレス情報信号を前記
レジスタ内の前記アドレス信号と比較するために
前記第２のメモリからの宛先アドレス情報信号が
前記比較器により受信され、前記比較器が結果信
号を生成することを特徴とする特許請求の範囲第
１項から第９項のいずれか一項に記載のブリツジ
回路。１１前記結果信号を受信する比較器制御回路が
前記比較器に接続されており、前記結果信号に応
じて、第２の論理回路が選択的に比較し続けるか
又は前記比較を終了させる制御信号を生成するこ
とを特徴とする特許請求の範囲第１０項に記載の
ブリツジ回路。１２前記第２の論理回路は、前記第２のメモリ
用のアドレス信号を生成すべくかつ前記アドレス
信号を前記第２のメモリに送信すべく前記第２の
メモリに接続されたアドレス信号生成器を含んで
おり、前記アドレス信号生成器は、アドレス信号
生成器に新しいアドレスを選択的に生成し続ける
べく又は新しいアドレスを生成するのを終了させ
るべく前記比較器制御回路に接続されていること
を特徴とする特許請求の範囲第１１項に記載のブ
リツジ回路。１３前記データ・プロセツサは、前記アドレス
生成器に上位アドレスでアドレスの生成を開始さ
せると共に、前記第３のメモリ内の発信元アドレ
スが前記第２のメモリ内の空アドレスに等しくな
るまで前記第２の論理回路を介して宛先アドレス
情報信号を上位アドレスにシフトさせるように形
成されており、前記発信元アドレス情報信号が前
記空アドレス内に記憶されることを特徴とする特
許請求の範囲第１２項に記載のブリツジ回路。１４もし前記メツセージの宛先アドレス部分が
前記メツセージを伝えていない前記ネツトワーク
の記憶アドレスに一致すれば、前記メツセージは
前記メツセージを伝えていないネツトワークに接
続されたステーシヨンに送られることを特徴とす
る特許請求の範囲第１項に記載のブリツジ回路。１５もし前記メツセージの宛先アドレス部分が
いずれのネツトワークの記載アドレスとも一致し
なければ、前記メツセージは前記メツセージを伝
えていないネツトワークに接続されたステーシヨ
ンに送られることを特徴とする特許請求の範囲第
１項に記載のブリツジ回路。