JPS60153079A - パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、パターン発生装置、善に文字パターン、図形
パターン等を所定長以上の長さを有する線分と該線分て
は表わせないブロックとに分解して記憶し、そ八を出力
要求に応じて合成処理する手段を有するパターン発生装
置に関するものである。

〈従来技術〉 １ヨ本語処理技術の進展（で伴い、文字パターン発生装
置も従来の様に−が類の囲体を記憶しているだけでなく
、例えば、明朝体以外の書体を見出しに使ったり、或い
はルビ、脚注において文字サイズを変えたりして、高機
能化か要求されてきている。

しかるに、書体ごと若しくはサイズごとに文字をドツト
パターンとして記憶するとメモリー容量は膨大になり、
今後はメモリーか高集積化低価格化傾向すると言えども
、それは得策とは言えない。

そこで、文字パターンを数種類の線分に分解してテ−り
を圧縮して高速生成を行う方法も開発されてきたか、そ
の方法では文字パターンを全て線分として扱うため、１
ドツトの点も線分にしてし甘うことになる。

〈発明の目的〉 そこで本発明のパターン発生装置においては、所定のス
ライスレベル以上の連続ドツトより成るものを線分と定
義し、該線分を縦方向若しくは横方向に分けて記憶し、
前記所定のスライスレベル未満のものはマトリックスの
ブロック化して記憶し、パターンデータの圧縮の最適化
を図ることを目的とする。

ぐ実施例〉 以下、本発明の構成を図面を参照して述べる。

第１図は本発明の実施例に係るパターン発生装置のブロ
ック構成図であり、１０１は記憶されているパターンデ
ータの入出力を制御するＣＰＵ（中央処理袋Ｍ）、１０
２は制御プログラムが記憶されているメモリ、１０３は
パターンを縦線分。

横線分及びブロックとして記憶して層るメモリ、１０４
は前記ＣＰＵｌ０Ｉの制御のもとに前記メモリー１０３
から転送されたデータからパターンを生成するパターン
生成ロジック、１０５は前記パターン生成ロジック１０
４で生成されたパターンを記憶するメモリである。

第２図は上記メモＩＪ−１０３に格納されているデータ
の構造を示すもので、同図（ａ）はＭ線分情報を、同図
（ｂ）は横線分情報を及び同図（ｃ）はブロック情報を
表わしている。

即ち、同図（ａ）において、 ５Ｘｌｉ、Ｊ ＳＸαｌ＋ｊ は縦線分の起点アドレス、 ｘｏｉ ｅｘ＋ｉ ｅＸαｉ は該縦線分の終点アドレス、 同図（ｂ）において、 ５ｙｏ１．ｊ Ｓｙｌｌ、ｊ ＳｙβｚｒＪ は横線分の起点アドレス、 ｙＯＪ ｙ１ｊ ｅｙβＪ は該横線分の終点アドレス、 を示している。

又、同図（ｃ）において、ｌ−ｎ５　ｎはブロックの座
標位置を表わし、ブロックパターンＩＪ・・・、ブロッ
クパターンγは、該ブロックを構成するドツト情報を一
次元情報で記憶している。

第３図は上記パターン生成ロジック１０４の処理内容を
表わす流れ図である。

第４図は上記パターン生成ロジック１０４及びメモＩＪ
、−１０５を更に詳細に示したブロック構成図である。

第５図はブロックを表現するドツトパターンを示す。

同図の通り、ブロックは３×３のマトリックスで表現さ
れ、該マトリックスを構成するドツトｎｏ　＋ｎｌ　ｊ
　ｎ２　＋ｎｓ　＋ｎ＋　＋ｎ！　＋ｎａ　ｈ１１７　
ｒ　ｎ８ｒ　ｎ、の点滅若しくは点灯情報は、前記ブロ
ックパターン１．・・・、ブロックパターンγに格納さ
れている。

？１ＪＪ６図は上記ブロックを表現するドツトパターン
によるドツト表示の具体例である。

第７図は生成する文字パターンの具体例を示す。

！８図は上記第７図の文字パターンの縦線分及び横線分
を除いたブロックのドツトパターンを示す。

第７図の通り、文字パターンはトノ）で表わされる。同
図においては、文字「開」を表現したがこの文字「開」
パターンの生成方法につき説明する。

図中、５ＸＯ−３ＸＩ°”Ｘａ　は文字「開」の縦線分
を表わし、Ｓｙｏ、Ｓｙｌ・・Ｓｙ、は同文字「開」の
横線分を表わしている。そして、同文字「開」の縦線分
Ｓ　Ｘ　６　ｈ　Ｓ　Ｘ　よ・・・ＳＸヶ　及び横線分
Ｓｙｏ。

Ｓｙｌ・・・ｓｙｕ　は座標軸１１Ｊによって配置が決
定されている。この様に線分は予め座標化されて前記メ
モＩＪ−１０３に格納されている。

そして、第８図に示すブロックは、３×３のマトリック
ス単位の座標（ｒｎ、ｎ）と、マトリックスが表わすブ
ロック化パターンとして前記メモリー１０３に格納され
ている。同図では８種類のブロックが表示されている。

続いて、メモｕ−１０３からパターンを生成する過程に
つき具体的に記述する。

前記ＣＰＵＩ　０１はメモＩＪ−１，０３から線分情報
を取り出しパターン生成ロジック１０４に転送する。該
転送データをもとに前記パターン生成ロジック１０４は
生成処理を行い次いて処理終了を前記ＣＰＵＩ　Ｏ１に
報知する。すると、前記ＣＰＵＩ　Ｏ１は縦線分、横線
分及びブロック化ドツトパターンについて順次パターン
生成ロジック１０４にデータを転送し生成パターンかメ
モリ１０５に記憶される。これらのことは第３図にてフ
ローチャートで図示されている。

ここで、前記ＣＰＵＩ　Ｏ１からデータを受け取っテハ
ターンヲ生成するパターン生成ロジック１０４の動作を
解説する。

第４図において、出力制御信り４５１によりＣＰＵから
データ化”５バス４５２の情報がレジスタ４１０，４１
１，４１２に順次セントされる。

゛この３つのレジスタは縦線分の起点アドレスと終点ア
ドレスを示し、夫々、縦ストローク列レジスタ、縦スト
ローク行しジスタ及ヒ縦ストローク終点レジスタと呼ぶ
。縦ストローク列レジスタ４１０の信号は出力制御信号
４６２によりセレクトされている列アドレスバッファ４
１６を介して列アドレス信号としてメモリ４４１に接続
される。縦ストローク行レジスタ４１１には行方向の起
点アドレスかセットされ、縦ストローク終点レジスタ４
１２には終点にあたる行アドレスかセットされる。縦ス
トローク行レジスタ４１１のデータは、クロック及びタ
イミンク発生回路４１５により送出されるプリセット信
３４５５によってプリセッタブルカウンタ４１３にプリ
セットされ、その信号か、出力制御信り４６２によって
選択されている行アドレスバッファ４１７を介して行ア
ドレス信号バス４５７上にのりメモＵ−４４１に接続さ
れる。該メモリー４４１　Ｋ　ａ込むデータはマルチプ
レクサ４４０により黒レベルか選択されており、書込み
データ信号４５８により書込まれる。比較器４１４はプ
リセッタブルカウンタ４１３の出力と縦ストローク終点
レジスタ４１２の出力とを比１１ｆｆ　Ｌ、カウンタ４
．−１３の出力の方か大きくなると１スＩ・ローフの」
−込み終了をタイミング発生回路４１５に報告し、該タ
イミング発生回路４１５は次の縦ストロークを受け取る
ため転送レディ信号４５３をオンにする。前記比較器４
１４てカウンタ４１３の出力かレジスタ４１２の出力よ
り犬きくない間はタイミンク発生回路４１５より出力さ
れるクロック信号”４５５によりカウンタ４１３かイン
クリメントされ順次メモリー４４１に書込捷れる。

横線分についても回路構成は」二連した縦線分と同様で
ある。即ち、出力側＠偏号４５１によりＣ１）Ｕからデ
ータ信号バス４５２の情報かレジスタ４２０，４２１，
４．２２に順次上ノドされる。

この３つのレジスタは横線分の起点アドレスと終点アド
レスを示し、夫々、横ストローク行レジスタ、イ黄スト
ローク列レジスタ及び横ストローク終点レジスタと呼ぶ
。横ストローク行レジスタ４２０の信号は出力制御信号
４６２によりセレクトされている行アドレスバッファ４
２６を介して行アドレス信号・きしてメモリー４４１に
ＰＡ続されている。

横ストローク列レジスタ４２１には列方向の起点アドレ
スかセットされ、横ストローク終点レジスタ４２２には
終点にあたる列アドレスかセットされる。横スＩ・ロー
フ列レジスタ４２１のデータは、クロック及びタイミン
ク発生回路４２５により送出されるプリセノト信号４５
５によってプリセッタブルカウンタ４２３にプリセット
され、その信り°か、出力制御信り４６２によって選択
されている列アドレスバッファ４２７を介して列アドレ
ス信り・・ス４５６上にのりメモリー　４−４．１に接
続される。該メモリー４４１に沈込むデータはマルチプ
レクサ４４０により黒レベルか選択されており、舊込み
データ信号４５８により四込捷れる。比較器４２４はプ
リセッタブルカウンタ４２３の出カド横ストローク終点
しジスク４２２の出力とを比較し、カウンタ４２３の出
力の方が犬きくなると１ストロークの鳶込み終了をタイ
ミング発生回路４２５に報告し、該タイミング発生回路
４２５は次の横ス）ｏ−りを受け取るため転送レディ４
ｇ−５３４５３をオンにする。前記比較器４２４でカウ
ンタ４２３の出力がレジスタ４２２の出力より犬きくな
い間はタイミング発生回路４２５より出力されるクロッ
ク信り・４５５によりカウンタ４２３がインクリメント
され、順次メモリ４４１に」き込１れる。

マトリックスで表わされるドツトパターン情報は、出力
制御信号４５１により、データ信号バス４５２によりブ
ロック行アドレスレジスタ４３ｏ１ブロツ２ クマトリクスの起点に相当する行及び列方向のアドレス
がセットされ、ブロックパターンはブロノクパターンレ
ジスク４３２にセットされる。前記ブロック行アドレス
レジスタ４３０及びブロック列アドレスレジスタ４３１
の出力信号はメモリー４４１への起点アドレスを生成す
るため乗算器４３３、４３４によシ必要倍率の乗算を行
ない出力制御信号４６２により選択されて層る行アドレ
スバッファ４３８及び列アドレスバッフ１４３９を介し
てメモｕ−４４１に接続される。この記憶アドレスかセ
ットされると、クロック及びタイミング発生回路４３７
は、例えば、パラレルイン・シリアルアウトシフトレジ
スつて構成されるブロックパターンレジスタ４３２の出
力をメモリ４４１の書込みデータとしてマルチプレクサ
４４０を介して１ドツトずつ書込む。１ドツトの軒込み
が終了するとクロック信Ｊ８’　４　６　０か出力され
、列方向カウンタ４３５及び行方向カウンタ４３６をイ
ンクリメントする。この操作をマトリックスのドツト数
分行うとカウンタ４３６かカウント停止信５４５９を発
し、１つのマトリックスパターンについて書込みか終了
したことをタイミング発生回路４３７に報告し、次のマ
トリックスパターンの送出要求をＣＰＵに出力する。こ
の操作を必要回数反覆することにより、生成パターン記
憶メモリー４４１にパターンを格納することができだ。

以上、予め縦線分情報、横線分情報及びブロック化パタ
ーン情報として記憶したメモリーにより図形パ々−ンの
発生が行なえる実施例を示した。

〈効果〉 以上の様に本発明のパターン発生装置によれば次の通り
の効果を得る。即ち、例えば漢字ドツトパターン表示に
おいては、従来のものではパターンを全てストローク化
して記憶しているため１ドツトや２ドツト長のストロー
クでも画一的に１ストロ一ク分のメモリーで対応してい
るため漢字パターンの潜体の特徴を有効に利用している
とは言えないか、本発明では線分として抽出しない残９
のドツトについてはブロック化表現を採用しており、該
ブロックの構成は数値計算により歴数分をとったり、大
きさを変更することにより最適化のものにすることが可
能であり、観体の相違に柔軟に対応できるのである。と
いうわけで、本発明は、特定の基本圧縮パターンから多
種類の切体を生成するマルチフメント生成器の圧縮技法
に好都合である。

【図面の簡単な説明】

第１図は本発明のパターン発生装置のブロック構成図、
第２図（ａ）　、　（ｂ）　、　（ｃ）は該パターン発
生装置のデータ説明図、第３図は該パターン発生装置の
処理内容を示すフローチャート、第４図は該パターン発
生装置の更に詳細なブロック構成図、第５図はドツトで
表現するブロックパターン、第６図（ａ）　、　（ｂ）
　、　（ｃ）　、（ｄ）　、　（ｅ）　、　（ｆ）　、
　（ｇ）　、　（ｈ）　、　（ｉ）はドツトパターン表
示例を示す図、第７図は文字「開」のパターン図、第８
図は前記文字「開」の部分パターン図である。 １０１−ＣＰＵ，　１０２　メモリー、１０３・メモリ
ー、１０４・パターン生成ロジック、１０５　メモリ〜
、４１〇−縦ストローク列しシスク、４１１　縦ストロ
ーク行しジスク、４１２　縦ストローク終点しジスク、
４１３−・プリセノクブルカウンク、４１４　比較器、
　４１５　−クロック及びタイミング発生回路、４１６
　列アドレスバッファ、４１７行アドレスバッファ、４
　２　０−＝ｔｉ４ストロークイｊレジスク、４２１−
［ストロ−り列レジスタ、４２２　＠ストローク終点レ
ジスフ、４２３プリ’Ｊ＋，）、＞、タプルカウンタ、
４２４　比較器、４２５・・・クロ、り及びタイミング
発生回路、４２６　行アドレスバッフ１、　４２７　・
列アドレスバッファ、４３０・ブロック行アドレスレジ
スフ、４３１　ブロック列アドレスレジスフ、４３２・
・ブロックパターンレジスタ、４３３・・・乗算器、　
４３４・乗算器、　４３５　カウンタ、４３６・カウン
タ、４３７　クロック及びタイミング発生回路、４３８
・行アドレスバッファ、４３９　・列アドレスバッファ
、４４０・マルチプレクサ、４４１・・生成パターン記
憶メモリ、４５１・・出力制御信号、　４５２・データ
信号、４５３　転送レディ信号、　４５４　クロック信
’ｊ、’４５５・・プリセット信り°、　４５６・・・
列アドレス信号、４５７・・・行アドレス信号、４５８
　書込みデータ信号、　４５９・・・カウント停止信号
、　４６０　クロック信号、　４６トクロノク信号、　
４６２・・・出力制御信号。 イ（埋入　弁理士　福　士　愛　彦（他２名）手、２　
図 第４　図 か５　図 （ａ）（ｂ）（ｄ（ｄ）（ｅ）（ｆ） 鱗　７図

Claims (1)

1. 【特許請求の範囲】 １、文字１図形等のパターンをドツトで発生するパター
   ン発生装置であって、 ドノトハターンヲ所定のスライスレベル以上分とそれ以
   外のブロックとに分類して記憶し出力する手段を設けた
   ことを特徴とするパターン発生装置。