JPS60154545A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60154545A JPS60154545A JP59010457A JP1045784A JPS60154545A JP S60154545 A JPS60154545 A JP S60154545A JP 59010457 A JP59010457 A JP 59010457A JP 1045784 A JP1045784 A JP 1045784A JP S60154545 A JPS60154545 A JP S60154545A
- Authority
- JP
- Japan
- Prior art keywords
- segments
- chip
- metal
- plated
- vessel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/456—Materials
- H10W70/457—Materials of metallic layers on leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明ｒｒ、 ！ｔ！−導体装置の外部リードの形状に
関するものでらる〇 （従米枝術ン 近年、Ｔｒ、 ｌｃ、 ＬＳＩ等の″＋導体チップの微
細化が急速に進行しており、それにともない、半導体チ
ップの微細化に反比例し、これら半導体チップ管収納し
た半導体装置の取り扱いｒｃ関連する静電気等各種ブー
ツに対する破壊強度も一般的ｒｃｒ［低下する方間にあ
る。
関するものでらる〇 （従米枝術ン 近年、Ｔｒ、 ｌｃ、 ＬＳＩ等の″＋導体チップの微
細化が急速に進行しており、それにともない、半導体チ
ップの微細化に反比例し、これら半導体チップ管収納し
た半導体装置の取り扱いｒｃ関連する静電気等各種ブー
ツに対する破壊強度も一般的ｒｃｒ［低下する方間にあ
る。
この為、！Ｐ４体チップ設計においてａｌその破壊強度
同上°九対する対策％種々計られているが特注面での劣
化管生じないようにする為ｒｃａ、必ずしも充分とａ言
えない。
同上°九対する対策％種々計られているが特注面での劣
化管生じないようにする為ｒｃａ、必ずしも充分とａ言
えない。
又、製造者側での配慮と同時に＃？導体装置使用者側で
の実装工程での取り扱いｆｃよる破壊も常々問題になる
所である。従米使用考側での一般的配慮として使用設備
類の確実なアース、各棟靜篭防止用具（導電性容器、マ
ット、アースバンド等ンの使用が行わわて；９、ｑＦｐ
ｒｃ破壊強度の小さな半導体装置の実装についてａ金属
Ｍ線會全ての外部啜続用す−ド端ｆｒｃ巻き付けた状態
で行い、実装工程終了後その金属細線を取り去る方法が
採用されている。
の実装工程での取り扱いｆｃよる破壊も常々問題になる
所である。従米使用考側での一般的配慮として使用設備
類の確実なアース、各棟靜篭防止用具（導電性容器、マ
ット、アースバンド等ンの使用が行わわて；９、ｑＦｐ
ｒｃ破壊強度の小さな半導体装置の実装についてａ金属
Ｍ線會全ての外部啜続用す−ド端ｆｒｃ巻き付けた状態
で行い、実装工程終了後その金属細線を取り去る方法が
採用されている。
しかしながら、第１図に示す如き従来のフラットパッケ
ージで汀、この工うな金属細線の巻き付けば不可能であ
る０すなわち、従来の７ラツトパツケ一ジａ半尋体累子
管樹脂又ａセラミックの容器ｌに封入し、この容器ｔｑ
）＠面から水平方向に多数のリード２ｖＩ７導出し、こ
のリード２に半田とのヌレ注の良い金属の外装メッキ倉
施していた。
ージで汀、この工うな金属細線の巻き付けば不可能であ
る０すなわち、従来の７ラツトパツケ一ジａ半尋体累子
管樹脂又ａセラミックの容器ｌに封入し、この容器ｔｑ
）＠面から水平方向に多数のリード２ｖＩ７導出し、こ
のリード２に半田とのヌレ注の良い金属の外装メッキ倉
施していた。
かかるフラットパッケージにリードが水平に広がってお
り、金属細線の巻き付けｒｃよるリード２間の短絡に事
実上不可能であった。
り、金属細線の巻き付けｒｃよるリード２間の短絡に事
実上不可能であった。
（発明の目的）
本発明の目的ａ、静電気等各種サージだよる破壊のない
フラットパッケージ形手導体装Ｒ？提供することにある
。
フラットパッケージ形手導体装Ｒ？提供することにある
。
（発明の構成）
本発明ｒｃよれば、半導体装すを収容する容器と、この
容器から外部１７尋出される複数のリードと、こわら複
数のリードの先ｙｍ全共通に阪続する金属の枠体とｖＬ
７ｖし、複数のリードａ手田とのヌレ注の悪い金属を集
成として形成されており、容器から所定の長さ【わたっ
て半田とのヌレ注の良し金属のメッキ層を有し、枠体部
近傍でに素体が露出している半導体装置を得る。
容器から外部１７尋出される複数のリードと、こわら複
数のリードの先ｙｍ全共通に阪続する金属の枠体とｖＬ
７ｖし、複数のリードａ手田とのヌレ注の悪い金属を集
成として形成されており、容器から所定の長さ【わたっ
て半田とのヌレ注の良し金属のメッキ層を有し、枠体部
近傍でに素体が露出している半導体装置を得る。
（発明の実施例）
以下に、本発明の実施例を示す。
第２図ａ本発明の一実施例警示すものであり、従来の半
導体装置と同様に半得体チップ會収納した樹脂又σセラ
ミックの容器１１から外部阪続用リード端子１２が複数
導出されており、その全ての外部隈続用リード端子１２
の先端ａ遠吠の金楓枠部（以下タイバーと称す）１３で
連結されて−る。こわら外部阪続用リード端子１２ｒＪ
外装メッキ部１４が千尋体チップ収納容器１ｌｒｃ近い
部分のみ施さねており、タイバー１３近傍でａ ＩＪ−
ド端す１２の木材である半田とのヌレ注の悪い金属が露
出している。
導体装置と同様に半得体チップ會収納した樹脂又σセラ
ミックの容器１１から外部阪続用リード端子１２が複数
導出されており、その全ての外部隈続用リード端子１２
の先端ａ遠吠の金楓枠部（以下タイバーと称す）１３で
連結されて−る。こわら外部阪続用リード端子１２ｒＪ
外装メッキ部１４が千尋体チップ収納容器１ｌｒｃ近い
部分のみ施さねており、タイバー１３近傍でａ ＩＪ−
ド端す１２の木材である半田とのヌレ注の悪い金属が露
出している。
本＃Ｐ４体装置の実装においてに１使用者側の央 １装
工程において第２図図示の状態で回路基板ｒｃ！ｌ！−
田等の咲着用材料を使用し、外部啜続用リード端子１２
の外装メッキ部１４を吸着する事ｒｃエク行われる。こ
の時外装メッキ部１４以外に半田が付くこと汀ない。そ
の後タイバー１３’に切断し、電気的ｌｌ！１作が可能
となる。
工程において第２図図示の状態で回路基板ｒｃ！ｌ！−
田等の咲着用材料を使用し、外部啜続用リード端子１２
の外装メッキ部１４を吸着する事ｒｃエク行われる。こ
の時外装メッキ部１４以外に半田が付くこと汀ない。そ
の後タイバー１３’に切断し、電気的ｌｌ！１作が可能
となる。
本半導体装置ａ冥装工程において、全ての外部接続用リ
ード端子１２が同電位に保たれる為、静電気等の外部サ
ージに対して充分な保護が可能となる０又、回路基板に
実装する際【ｒ［外装メッキ部１４が半専体チップ収納
容器ｉｉ近傍に限定されている為、外部両統用リード端
子１２のうち、外装メッキ部４を有しない部分及びタイ
バ一部１３１回路基板ｒｃ吸着される事がない０このた
め、半田付後答易に外装メッキを有しない部分を切断除
去することが可能となる。
ード端子１２が同電位に保たれる為、静電気等の外部サ
ージに対して充分な保護が可能となる０又、回路基板に
実装する際【ｒ［外装メッキ部１４が半専体チップ収納
容器ｉｉ近傍に限定されている為、外部両統用リード端
子１２のうち、外装メッキ部４を有しない部分及びタイ
バ一部１３１回路基板ｒｃ吸着される事がない０このた
め、半田付後答易に外装メッキを有しない部分を切断除
去することが可能となる。
第１図０従米の′＋尋体装置ｔを示す平面図である。
第２図ａ本発明の一実施例による半導体装置倉ボ丁平面
図である。 ｔ、ｉｔ・・°容器、２．１２・・・リード、１３・・
・タイバー、１４川外装メッキ部 第１図 千２図
図である。 ｔ、ｉｔ・・°容器、２．１２・・・リード、１３・・
・タイバー、１４川外装メッキ部 第１図 千２図
Claims (1)
- 午尋体素す全収容する容器と、該容器から外部［４出さ
れた４！注でａあるが手出とのヌレ注の悪い複数のリー
ドと、該複数のリードの先端同志全連結する金属の枠部
とを有し、前記リードａ前記容器近傍で半田付性の良好
な金属（よる外装メッキが施されており、前記枠部近傍
でａ前記平田とのヌレ注の悪いリード素体が絽出してい
る事を特徴とする’ｒ−導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010457A JPS60154545A (ja) | 1984-01-23 | 1984-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010457A JPS60154545A (ja) | 1984-01-23 | 1984-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154545A true JPS60154545A (ja) | 1985-08-14 |
Family
ID=11750667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010457A Pending JPS60154545A (ja) | 1984-01-23 | 1984-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413152U (ja) * | 1987-07-14 | 1989-01-24 |
-
1984
- 1984-01-23 JP JP59010457A patent/JPS60154545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6413152U (ja) * | 1987-07-14 | 1989-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5953589A (en) | Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same | |
| US9780081B2 (en) | Chip package structure and manufacturing method therefor | |
| CA1300761C (en) | Semiconductor package | |
| US5554886A (en) | Lead frame and semiconductor package with such lead frame | |
| JP3059097B2 (ja) | 電子回路盤とその製造方法 | |
| US6407333B1 (en) | Wafer level packaging | |
| DE10301510B4 (de) | Verfahren zur Herstellung eines Verkleinerten Chippakets | |
| US20060125079A1 (en) | High density package interconnect wire bond strip line and method therefor | |
| EP0495474A1 (en) | Plastic package type semiconductor device | |
| KR0148082B1 (ko) | 지지 바를 사용한 적층형 반도체 패키지 및 적층형 패키지 소켓 | |
| JPS616832A (ja) | 実装体 | |
| WO2018003402A1 (ja) | 表面実装形薄膜抵抗ネットワーク | |
| JPH11224920A (ja) | チップサイズ半導体パッケージの製造方法 | |
| JP2652223B2 (ja) | 電子部品搭載用基板 | |
| KR970002136B1 (ko) | 반도체 패키지 | |
| JP2670505B2 (ja) | 電子部品搭載用基板 | |
| KR950003908B1 (ko) | 반도체 리드 프레임 | |
| JPS6250980B2 (ja) | ||
| JPS6086852A (ja) | 半導体装置 | |
| KR200147513Y1 (ko) | 표면 실장형 반도체 패키지 | |
| JPS5989447A (ja) | 半導体装置 | |
| JPH03169057A (ja) | 半導体装置 | |
| JPS59186348A (ja) | 混成集積回路の実装構造 | |
| JP2004031562A5 (ja) | ||
| JPH02164057A (ja) | ピングリッドアレイ半導体パッケージ |