JPS60154662A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS60154662A JPS60154662A JP59011366A JP1136684A JPS60154662A JP S60154662 A JPS60154662 A JP S60154662A JP 59011366 A JP59011366 A JP 59011366A JP 1136684 A JP1136684 A JP 1136684A JP S60154662 A JPS60154662 A JP S60154662A
- Authority
- JP
- Japan
- Prior art keywords
- type
- transistor
- voltage
- semiconductor device
- well
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に、高耐圧のＬＩ ＯＥｌ型ト
ランジスタで構成した０ＭＯ８ＩＣに関するものである
。
ランジスタで構成した０ＭＯ８ＩＣに関するものである
。
従来の高耐圧ＣＭＯ８ＩＣの構造を第１図に示す、説明
の都合上、以下の説明においては、Ｐ型基板を用いたＣ
ＭＯＳについて説明するが、Ｎ型基板を用いたＣＭＯＢ
についても同様である。
の都合上、以下の説明においては、Ｐ型基板を用いたＣ
ＭＯＳについて説明するが、Ｎ型基板を用いたＣＭＯＢ
についても同様である。
１はＰ型ｓ７基板、２は１内に形成されたＮ型ウェル領
域、３．４は１，２内に形成された、それぞれ、Ｎチャ
ヌル型及びＰチャネル型トランジスタである。５．６は
８ＯＮチヤネル型トランジスタのソース、ドレインとな
るＮ型拡散層、７はゲート電極（例えばポリＳｊ）、８
は高耐圧トランジスタに特有の、低濃度のＮ型層（通常
オフセット層と呼ばれる。以下、Ｎオフセット層と呼ぶ
）である。９ ｔ １（ｌはＰチャネル型トランジスタ
のソース、ドレインとなるＰ型拡散層、１１はゲート電
極、１２は低濃度のＰ型層（以下、Ｐオフセット層と呼
ぶ）である。このように同一基板内にＮチャネルとＰチ
ャネル型の高耐圧トランジスタを集積し、ＣＭＯ１ｌｉ
工Ｃを構成する。
域、３．４は１，２内に形成された、それぞれ、Ｎチャ
ヌル型及びＰチャネル型トランジスタである。５．６は
８ＯＮチヤネル型トランジスタのソース、ドレインとな
るＮ型拡散層、７はゲート電極（例えばポリＳｊ）、８
は高耐圧トランジスタに特有の、低濃度のＮ型層（通常
オフセット層と呼ばれる。以下、Ｎオフセット層と呼ぶ
）である。９ ｔ １（ｌはＰチャネル型トランジスタ
のソース、ドレインとなるＰ型拡散層、１１はゲート電
極、１２は低濃度のＰ型層（以下、Ｐオフセット層と呼
ぶ）である。このように同一基板内にＮチャネルとＰチ
ャネル型の高耐圧トランジスタを集積し、ＣＭＯ１ｌｉ
工Ｃを構成する。
従来のこのような構造の高耐圧ＣＭＯ８工Ｃにおいては
、ウェル領域内に形成したトランジスタの耐圧が、基板
内に形成したトランジスタの耐圧よりも低くなり、０Ｍ
Ｏ８ＩＣとしての動作電圧が、ウェル内に形成したトラ
ンジスタの耐圧で、決まってしまうため、動作電圧を大
きくできないという問題点があった。例えば１として４
Ｘ ｌ（１”α−３のＰ基板をつがい、ウェル濃度と
して２×川１６ｃｒｎ−３程度のウェルを形成するとす
ると、６ＯＮ型拡散層と１との耐圧は約５０■（階段接
合、接合の深さ１μｍと仮定）であるのに対し、ｌＯの
Ｐ型拡散層と２との耐圧は約肋ＶとなｊＱｃＭＯ８工Ｃ
としての動作電圧は２０Ｖになってしまう。
、ウェル領域内に形成したトランジスタの耐圧が、基板
内に形成したトランジスタの耐圧よりも低くなり、０Ｍ
Ｏ８ＩＣとしての動作電圧が、ウェル内に形成したトラ
ンジスタの耐圧で、決まってしまうため、動作電圧を大
きくできないという問題点があった。例えば１として４
Ｘ ｌ（１”α−３のＰ基板をつがい、ウェル濃度と
して２×川１６ｃｒｎ−３程度のウェルを形成するとす
ると、６ＯＮ型拡散層と１との耐圧は約５０■（階段接
合、接合の深さ１μｍと仮定）であるのに対し、ｌＯの
Ｐ型拡散層と２との耐圧は約肋ＶとなｊＱｃＭＯ８工Ｃ
としての動作電圧は２０Ｖになってしまう。
本発明はこのような問題点を解決するもので、その目的
とするところは、ウェル内に形成するトランジスタの耐
圧を上げてやり、高耐圧の０ＭＯ８ＩＣを提供すること
にある。
とするところは、ウェル内に形成するトランジスタの耐
圧を上げてやり、高耐圧の０ＭＯ８ＩＣを提供すること
にある。
本発明の半導体装置は、ウェル内に形成したトランジス
タのドレインとなる拡散層が、濃度の薄い拡散層でおお
われていることを特徴とする。
タのドレインとなる拡散層が、濃度の薄い拡散層でおお
われていることを特徴とする。
以下、本発明について、実施例に基づき詳細に説明する
。Ｗ、２図に本発明の実施例を示す、）１３が本発明の
主旨により設げた、１０のＰ型拡散層よりも濃度のりす
い、Ｐ型拡散層で、ｌＯを完全におおうように設けられ
て−る。
。Ｗ、２図に本発明の実施例を示す、）１３が本発明の
主旨により設げた、１０のＰ型拡散層よりも濃度のりす
い、Ｐ型拡散層で、ｌＯを完全におおうように設けられ
て−る。
作用を説明すると、８の基板側に設けられたＮチャネル
トランジスタは従来例と同様である。）２のウェル内に
設けられたＰチャネルトランジスタについては、ｌ（）
のドレインに電圧が印加されると１３の薄−拡散層があ
るためドレイン電界がｌ：３でかんわされ、降伏電圧が
上が９．４のＰチャネルトランジスタの耐圧が上がる。
トランジスタは従来例と同様である。）２のウェル内に
設けられたＰチャネルトランジスタについては、ｌ（）
のドレインに電圧が印加されると１３の薄−拡散層があ
るためドレイン電界がｌ：３でかんわされ、降伏電圧が
上が９．４のＰチャネルトランジスタの耐圧が上がる。
そのため、Ｎチャネル側とＰチャネル側の耐圧かにぼ同
じとなり、０ＭＯ８ＩＣとしての面］圧も上がシ、動作
電圧も大きくとれる。
じとなり、０ＭＯ８ＩＣとしての面］圧も上がシ、動作
電圧も大きくとれる。
本発明は、ウェル構造をもつＣＭ ＯＥｌＩＣにおいて
、ウェル側に形成したトランジスタのドレインを、うす
い拡散層でおおい、ウェル側のトランジスタの耐圧を上
げることが主旨であるので、ウェルはＰ型ウェルであっ
ても、Ｎ型ウェルであってもよい。
、ウェル側に形成したトランジスタのドレインを、うす
い拡散層でおおい、ウェル側のトランジスタの耐圧を上
げることが主旨であるので、ウェルはＰ型ウェルであっ
ても、Ｎ型ウェルであってもよい。
また実施例においては、オフセット層を持っている高耐
圧トランジスタについて説明しているがオフセット層が
ない通常のＣＭ （ｌ Ｓ においても本発明が適用で
きることはｂうまでもない。
圧トランジスタについて説明しているがオフセット層が
ない通常のＣＭ （ｌ Ｓ においても本発明が適用で
きることはｂうまでもない。
以上述べたように本発明によれば、ウェル側のトランジ
スタのｍ１＝Ｉ圧が上がり、基板側のトランジスタとウ
ェル側のトランジスタの耐圧がはぼ同じとなり、ＣＭＯ
ＢＩＣとしての動作電圧が上がるという効果を有する。
スタのｍ１＝Ｉ圧が上がり、基板側のトランジスタとウ
ェル側のトランジスタの耐圧がはぼ同じとなり、ＣＭＯ
ＢＩＣとしての動作電圧が上がるという効果を有する。
嬉１図は従来の高配圧（、’ＭＯＩＣの断面図。
第２図は本発明の高耐圧ＣＭＯ８工Ｃの実施例の断面図
。 １・・・Ｐ型ｓ７基板 ２・・・Ｎ型ウェル領域 ８・ＩＩＩＩＮチャネル形トランジスタ４・・・Ｐチャ
ネル形トランジスタ ５．６・・Ｎ型拡散層 ７、ｌ］・ φゲート電極 ８・・・Ｎオフセット層 ９ 、 Ｉ（＋・中Ｐ型拡散層 １２＠−・Ｐオフセット層 Ｉ３・・・低濃度Ｐ型拡散Ｊ藝 以 上 出願人 株式会社＝ｌＶ訪精工舎
。 １・・・Ｐ型ｓ７基板 ２・・・Ｎ型ウェル領域 ８・ＩＩＩＩＮチャネル形トランジスタ４・・・Ｐチャ
ネル形トランジスタ ５．６・・Ｎ型拡散層 ７、ｌ］・ φゲート電極 ８・・・Ｎオフセット層 ９ 、 Ｉ（＋・中Ｐ型拡散層 １２＠−・Ｐオフセット層 Ｉ３・・・低濃度Ｐ型拡散Ｊ藝 以 上 出願人 株式会社＝ｌＶ訪精工舎
Claims (1)
- （１）第１導電型゛の半導体基板内に、第２導電型のウ
ェル領域が形成され、該半導体基板と、該ウェル領域に
、それぞれ、いわゆるＭＯ＋３型トランジスタが形成さ
れたいわゆるＣＭＯｆＩ工Ｃにおいて、前記ウェル領域
内に形成されたトランジスタのドレインとなる拡散層が
、該拡散層よ勺も濃度の薄い拡散層でおおわれることを
特徴とするＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011366A JPS60154662A (ja) | 1984-01-25 | 1984-01-25 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011366A JPS60154662A (ja) | 1984-01-25 | 1984-01-25 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154662A true JPS60154662A (ja) | 1985-08-14 |
Family
ID=11776021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011366A Pending JPS60154662A (ja) | 1984-01-25 | 1984-01-25 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289352A (ja) * | 1985-10-16 | 1987-04-23 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01194454A (ja) * | 1988-01-29 | 1989-08-04 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815363B2 (ja) * | 1979-06-27 | 1983-03-25 | 東洋製罐株式会社 | 液体窒素入り缶詰の製造方法および窒素封入装置 |
-
1984
- 1984-01-25 JP JP59011366A patent/JPS60154662A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815363B2 (ja) * | 1979-06-27 | 1983-03-25 | 東洋製罐株式会社 | 液体窒素入り缶詰の製造方法および窒素封入装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289352A (ja) * | 1985-10-16 | 1987-04-23 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01194454A (ja) * | 1988-01-29 | 1989-08-04 | Nec Corp | 半導体装置 |
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