JPS60159934A

JPS60159934A - １０進数符号付加回路

Info

Publication number: JPS60159934A
Application number: JP59014271A
Authority: JP
Inventors: Tei Ishikawa; 石川　禎; Kazutoshi Eguchi; 江口　和俊
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-01-31
Filing date: 1984-01-31
Publication date: 1985-08-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、パック形式とゾーン形式の１０進データが
適用されるデータ処理装置に好適する１０進数符号付加
回路に関する。

〔発明の技術的背景とその問題点〕

１０進数の表現形式には、パック形式とシー、ン形式が
ある。／ぐツク形式では、１品進数１桁が４ビツトで表
現されるので、第１鯖に示すように１バイトで２桁の１
０進数が表現される。

また符号Ｓは最下位バイトの下位４ビツトで表わされる
。Ｓ＝＋Ｃで正、Ｓ＝すＤで負を示す。

なお記号すは１６進表現を示す。これに対し、ゾーン形
式では、１０進数１桁が１バイトで表現される。ゾーン
形式には第２図（、）〜（ｄ）に示す如く４通シの形式
がある。第２図（、）は符号後置きの符号混在型を示し
、第２図（ｂ）は同じく符号分離型を示す。また、第２
図（Ｃ）は符号前置きの符号混在型を示し、第２図（ｄ
）は同じく符号分離型を示す。なお、Ｚｌ（１＝１．２
．・・・ｎ）はゾーン（ｚ１＝２２＝・・・＝ｚｎ＝ｚ
）、Ｄｔ（１＝１　ｔ　２　ｔ”’ｎ　）は１０進数で
ある。ｚｌｎｔ（１＝１　、２　、　・ｎ　）の部分は
、１バイトで数値１桁を表わす。また、ＳＤｉ　（ｌ　
＝　１１２１−ｎ　）の部分は、１バイトで符号と数値
１桁を表わし、Ｓ＊の部分は、１バイトで符号のみを表
わす。

この種の形式で表現された１０進数は、１０進演算回路
などで演算され、演算結果に応じた符号を付加されて、
メモリ或いはレジスタにストアされる。この符号付加は
、符号付加回路によって行なわれる。従来の符号付加回
路では、入力データ（処理対象データ）の特定の位置に
符号が付加される。一般に演算の対象となる１０進数の
データ長（桁数）は不定である。したがって、符号付加
回路を用いて演算結果に符号を付加するためには、演算
結果の符号を表現するバイトを、符号付加回路において
符号付加可能な位置に位置合せする位置合せ回路が必要
である。また、符号付加回路によシ符号付加されたデー
タ（演算結果）をメモリ等に出力するためには、当該デ
ータの位置をそれを受ける側の回路の仕様に応じて正し
く位置合せする位置合せ回路が必要である。即ち、従来
の符号付加回路を備えたデータ処理装置では、符号付加
回路の前段および後段にそれぞれ位置合せ回路を必要と
する欠点があった。

〔発明の目的〕

この発明は上記事情に鑑みてなされたものでその目的は
、処理対象データの任意の位置に符号付加が行なえ、も
って符号付加のための位置合せ回路を不要にできる１０
進数符号付加回路を提供することにある。

〔発明の概要〕

この発明では、可変長の被処理データ或いはその分割デ
ータを含む１０進の処理対象データを導く入力データラ
インと、符号部位置を決定する符号位置決定手段と、符
号部データを生成する符号生成手段と、この符号生成手
段によって生成された符号部データを、符号付加指定情
報に応じ、符号位置決定手段によって決定された、被処
理データの、その該当位置に付加（設定）する符号付加
手段とが設けられる。符号位置決定手段は、ツクツク形
式１０進数を扱うデータ処理装置では、□被処理データ
のデータ長に関する亀１種情報、およびデータ書き込み
光領域のメモリ先頭アドレスに関する第２種情報に基づ
いて処理対象データにおける符号部位置を決定する。ま
た、符号生成手段は、被処理データの正、負に応じ符号
部データを生成する。これに対し、少なくともゾーン形
式１０進数を扱うデータ処理装置では、符号位置決定手
段は、上記第１種および第２種情報、更には符号部が前
置きであるか後置きであるかを示す第３種情報に基づい
て符号部位置を決定する。また、符号生成手段は、被処
理データの正、負、データ形式、更には必要があれば処
理対象データにおける符号付加位置のデータに応じ符号
部データを生成する。

〔発明の実施例〕

第３図は、この発明の一実施例に係る１０進数符号付加
回路の回路構成を示す。なお、この実施−例回路で取シ
扱われる処理対象データのデータ長は３２ビツト（４バ
イト）である。第３図において、１０は（可変長の被処
理データ或いはその分割データを含む）処理対象データ
ＤＩを導く例えば４バイト幅の入力データライン、２０
は選択回路である。選択回路２０はセレクタ２１．２２
から、なる。セレクタ２１は端子Ｓ。

Ｅを有し、セレクタ２２は端子Ｓを有する。セレクタ２
１．２２は、Ｓ入力（２ビツト）に応じ、データＤＩを
構成する４個の１バイトデータＤＩ。〜ＤＩ３の各上位
４ビツト、各下位４ビツトのうちの１つを選択する。こ
のセレクタ２１はＥ入力が”ＬＯＷ”のとき出力許可状
態となシ、同じ（”ＨＩＧＨ”のとき出力ハイ・インピ
ーダンスとなる。これに対し、セレクタ２２は出力制御
機能を有しておらず、常時出力許可状態となっている。

セレクタ２１の端子Ｅには、（被処理データの）データ
形式がパック形式、ゾーン形式のいずれであるかを示す
制御信号ＺＯＮＢ（”ＨＩＧＨ”でゾーン形式を示す）
が供給される・また、セレクタ２１．２２の端子Ｓには
２ビツトの符号付加位置情報ＳＰが供給される。情報Ｓ
Ｐは、符号付加位置決定回路３０から供給されるもので
、符号付加位置（符号部データ設定バイト位置）が入力
データライン１０上のデータＤＩのどのバイト部分と々
るか（即ちＤＩ、〜Ｄ工３のいずれとなるか）を示す。

ここで、符号付加位置決定回路３０の符号付加位置決定
論理について説明する。まず、この決定論理の理解を容
易にするために、演算結果の主記憶へのデータ転送につ
いて述べる。この実施例において、符号付加回路は１０
進演算装Ｖ（図示せず）の出力段に設けられている。符
号付加回路によって符号を付加されたデータは、演算の
結果として主記憶制御回路（図示せず）に転送される。

そして、演算結果は、データの長さやデータ書き込みメ
モリ先頭アドレスに応じ、主記憶制御回路に用意された
書き込みモードを最適に組合せた形で、主記憶に書き込
まれる。この例では、書き込みモードとして、ＭＦ′ｗ
（フルワード境界からのメモリアルワードライト）、Ｍ
Ｈｗ（ハーフワード境界からのメモリバー７ワードライ
ト）、ＭＢＷ（バイト境界からのメモリバイトライト）
の３種類が用意されておシ、データは常に上位よシ主記
憶に転送される。

この場合における、データの主記憶中の位置と転送シー
ケンスの例を第４図（、）〜（ｄ）に示す。なお、１ワ
ードは４バイトであシ、第４図（、）はバイト位置「０
」（フルワード境界）からの１乃至５バイト書き込み状
態と転送シーケンス（○卵内の数値で示される）、第４
図（ｂ）はバイト位置「１」（のバイト境界）からの１
乃至５バイト書き込み状態と転送シーケンスを示す。ま
た、第４図（ｃ）はバイト位置「２」（のハーフワード
境界）からの１乃至５バイト書き込み状態と転送シーケ
ンス、第４図（ｄ）はバイト位置「３」（のバイト境界
）からの１乃至５バイト書き込み状態と転送シーケンス
を示す。この例では、主記憶制御回路に書き込みデータ
を供給するパスのデータ幅は４バイト（３２ビツト）で
ある。

ＭＦＷ　（４バイト書き込み）以外の書き込みモード（
Ｉ１Ｍ／、ＭＢＷ　）の場合には、書き込みデータは、
このパス上を右詰めで転送される。この実施例では、符
号付加回路の処理データ幅は、上記パスのデータ幅に一
致している。そして、符号付加回路には、書き込みデー
タが、第３図に示す入力データライン１０において右詰
めにされた形で供給される。

ここで、入力データライン１０上のデータ（処理対象デ
ータＤＩ）と符号付加位置（符号部データ設定バイト位
置）との関係について述べる。まず、符号後置き（第１
図、第２図（ａ）。

（ｂ）参照）の場合、符号付加位置は、入力データライ
ン１０上のデータの長さく４バイト、２バイト、１バイ
ト）に無関係に、最下位パイト（入力データライン１０
上の、ノ々イト位置「３」のデータ部分）となる。これ
は、上述したように、書き込みデータが、入力データラ
イン１０において右詰めにされた形で供給されることに
よる。これに対し、符号前置き（第２図（ｃ）　、　（
ｄ）参照）の場合、符号付加位置はデータの長さ、デー
タ書き込みメモリ先頭アドレスによって異なる。

まず、メモリ先頭アドレスの下位２ビツトが”ｏｏ”、
即ちバイト位置「０」（フルワード境界）からの書き込
みの場合、誉き込みデータ（被処理データ）のデータ長
が１バイトであれば、符号付加位置は入力データライン
１０上の７９イト位置「３」（最下位バイト位置）のデ
ータ部分となる。同じくデータ長が２バイトであれば、
符号付加位置は入力データライン１０上の・ぐイト位置
「２」のデータ部分となる。また、データ長が３バイト
であれば、第４図（、）に示すように最初に２バイトが
転送されるため、符号付加位置は、データ長が２バイト
のときと同様に、バイト位置「２」となる。また、デー
タ長が４バイトであれば、符号付加位置はバイト位置「
０」（最上位バイト位置）となる。また、データ長が５
バイト以上であれば、最初に４バイトが転送されるため
、符号付加位置は、データ長が４バイトのときと同様に
、バイト位置「０」となる。但し、データ長が３バイト
の場合、および５バイト以上の場合には、２回目以降の
転送データに対する符号付加を禁止する必要がある。

次に、メモリ先頭アドレスの下位２ビツトがｌｔＱ　ｌ
　ｆｆ、即ちバイト位置「１」（のバイト境界）からの
書き込みの場合について説明する。この場合、第４図（
ｂ）に示すように、書き込みデータのデータ長に無関係
に最初に１バイトが転送される。したがって、符号付加
位置は常に入力データライン１０上のバイト位置「３」
のデータ部分となる。但し、データ長が２バイト以上の
場合には、２回目以降の転送データに対する符号付加を
禁止する必要がある。

次に、メモリ先頭アドレスの下位２ビツトが′１０”、
即ちバイト位置「２」（のハーフワード境界）からの書
き込みの場合について説明する。まず、書き込みデータ
のデータ長が１バイトであれば符号付加位置は入力デー
タライン１０上のバイト位置「３」のデータ部分となる
。これに対し、データ長が２バイト以上の場合、第４図
（、）に示すように、最初に２バイトが転送されるため
、符号付加位置は常に入力データライン１０上のバイト
位置「２」のデータ部分となる。但し、データ長が３バ
イト以上の場合には、２回目以降の転送データに対する
符号付加を禁止する必要がある。

最後に、メモリ先頭アドレスの下位２ビツトが１１″、
即ちバイト位置「３」（のバイト境界）からの書き込み
の場合について説明する。

この場合、第４図（ｄ）に示すように、書き込みデータ
のデータ長に無関係に最初に１バイトが転送される。し
たがって、符号付加位置は常に入力データライン１０上
のバイト位置「３」のデータ部分となる。但し、データ
長が２バイト以上の場合には、２回目以降の転送データ
に対する符号付加を禁止する必要がある。

以上の説明から明らかなように、入力データライン１０
上のデータＤＩに対する符号付加位置（符号部データ設
定バイト位置）は、データ形式が符号前置きであるか後
置きであるか、被処理データの長さ、およびデータ書き
込みメモリ先頭アドレスの下位２ビツトによりて決定さ
れる。なお、データの長さについては、符号前置きで且
つメモリ先頭アドレスの下位２ビツトがＯＯ”、′１０
＃のときに意味をもつ。そして、メモリ先頭アドレスの
下位２ビツトが′００＃のときには、データ長が４バイ
ト以上であれば、符号付加位置はデータ長に無関係に一
定位置（バイト位置「０」）となる。同じくｌＯ”のと
きには、データ長が２バイト以上であれば、符号付加位
置はデータ長に無関係に一定位置（）ぐイト位置「２」
）となる。したがって、データの長さについては、デー
タの長さを示すデ−タ長情報の下位２ピツ）　ＬＥＮＧ
ＴＨ２と、データ長が４バイト以上あるか否かを示す信
号ＦＵＬＷＤＩとで代用可能である。

そこで、この実施例では、以上の原理を踏まえて符号付
加位置決定回路３０を構成している。

この例において、符号付加位置決定回路３ｏは、第５図
に示すようにデータ長情報ＬＥＮＧＴＨ２（２ビツト）
、信号ＦＵＬＷＤ　１　（論理“１”でデータ長が４バ
イト以上であることを示す）、データ書き込みメモリ先
頭アドレスの下位２ビツトＡＤＲ８２、および符号前置
きか否かを示す信号ＬＥＡＤ　１　（論理１１１＃で符
号前置きであることを示す）からなる６ビツトの情報３
０１に応じ、入力データライン１０上のデータＤＩに対
する符号付加位置（符号部データ設定バイト位置）を示
す２ビツトの符号付加位置情報ｓｐを出力するように構
成されている。符号付加位置決定回路３０の符号付加位
置決定論理を下記第１表に示す。

第１表Ｘ　＝　１ｒｒｅｌｅｖａｎｔ符号付加位置決定回路３０は、情報３０１によってアド
レッシングされるＲＯＭである。

再び第３図を参照すると、４０は符号生成回路である。

符号生成回路４０には、セレクタ２２からの出力２２１
と４ビツトの制御情報４０１が供給される。符号生成回
路４０は、第６図に示すように符号生成用ＲＯＭ　４１
　、４２からなる。

符号生成用ＲＯＭ　４１　、４２は出力２２１および情
報４０１の連結情報（８ビツト）によってアドレッシン
グされ、符号部データ（１バイト）の上位４ビツト４０
２、下位４ビツト４０３を出力する。情報４０１は制御
信号（制御ビット）ＺＯＮＥ　、　５ＩＧＮ　、　５Ｐ
ＲＴ　、　ＡＢＳＯからなる。信号５ＩＧＮは符号の正
、負を示す（’ＨＩＧＨ”で負、”ＬＯＷ”で正）。ま
た信号５ＰＲＴはゾーン形式のデータにおいて符号混在
型（第２図（、）　、　（ｃ）参Ｍ）か或いは符号分離
型（第２図（ｂ）　、　（ｄ）参照）かを示しく“ＨＩ
ＧＨ”で符号分離型、′ＬＯＷ“で符号混在型）、信号
ＡＢ　８０は絶対値化の指定の有無を示す（”ＨＩＧＨ
″で指定有り、”ＬＯＷ″で指定無し）０なお、信号Ｚ
ＯＮＥについては前述の通シである。

ここで符号生成用ＲＯＭ　４１　、４２の符号生成論理
を説明するに際し、理解を容易にするために下記第２表
にゾーン形式１０進数コード表を示す。

さて、この実施例における符号生成論理は以下に示す通
シである。

ａ　）　ＺＯＮＥ　＝″”ｘ、ｏｗ’　（パック形式）
の場合５ＩＧＮ−ＨＩＧ）ｆ′（正）、且つπ証＝１Ｈ
ＩＧＨ’（絶対値化指定無し）であれば４０３＝≠Ｄ　・・・（１）となる、それ以外であれば４０３−４Ｃ・・・（２）となる。なお、出力４０２　（ＲＯＭ　４　Ｊからの出
力）については、何であっても構わない。これは、ｚＯ
ＮＥ＝″Ｌ、ＯＷ”（パック形式）の場合には、後述す
るように（ＲＯＭ　４１の出力４０２に代えて）セレク
タ２１からの出力２１１が符号部データの上位４ビツト
として用いられることによる。

ｂ）　ＺＯＮＥ　＝″ｕｘａＨ’　（ゾーン形式）、且
っ５ＰＲＴ　＝　”Ｉ（ＩＧＨ’　（符号分離ｍ　＞　
（７）場合ＡＢＳＯ＝″ＨＩＧＨ’　（絶対値化指定有
り）であれば、５ＩＧＮに無関係に４０２＝＋２，４０３＝＋Ｏ・・・（３）となる。

一方、ＡＢＳＯ＝″’ＬＯＷ’　（絶対値化指定無し）
であれば、５ＩＧＮに依存し、もしＳ　ＩＧＮ　＝　”
ＨＩＧＨ”　（負）であれば４０２＝４２．４０３＝＋Ｄ　・・・（４）となシ、も
し５ＩＧＮ　＝　”ＬＯＷ”（正）であれば４０２＝４
Ｐ２．４０３＝すＢ　・・・（５）となる。

ｃ　）　ＺＯＮｇ　＝　”ＨＩＧＨ’　（ゾーン形式）
、且つ５ＰＲＴ　＝　”ＬＯＷ”（符号混在型）の場合
５ＩＧＮ　＝　”ｆ（ＩＧＨ”　（正）、且つＡＢＳＯ
＝６ＨＩＧＨ”　（絶対値化指定無し）であれば４０２．４０３はセレクタ２２からの出力２２１をその
絶対値とする負の符号つき１０進数の上位、下位　・・
・（６）となり、それ以外であれば４０２＝≠３．４０３＝出力２２１　・・・（７）とな
る。

第３図において、５０は符号生成回路４０から出力され
る符号部データの上位４ビツト４０２が供給されるバッ
ファダートである。ノぐツファグート５０は端子Ｅを有
し、Ｅ入力が’ＨＩＧＨ”のとき出力許可状態となり、
同じく“ＬＯＷ”のとキ出力ハイ・インピーダンスとな
る。／々ツファダート５０の端子Ｅには信号ＺＯＮＦニ
ーが供給される。

６０は符号設定回路である。符号設定回路６０はセレク
タ６１６〜６１３およびデコーダ（２ｔｏ４デコーダ）
６２からなる。セレクタ６Ｊｏ〜６１３の″′１＃側入
力部には、入力データライン１０上のデータＤ　Ｉ６　
＝Ｄ　Ｉ３が供給される。一方、セレクタ６１．〜６１
３の″′０＃側入力部には、セレクタ２１からの出力２
１１とノ々ツファｒ−）　５０からの出力５１とのワイ
アード・オア出力（４ビツト）、および符号生成回路４
０からの出力４０３（符号部データの下位４ビツト）の
連結情報（１バイト）が、真の符号部データＳＤとして
共通に供給される。セレクタ６１０〜６ハは端子Ｓを有
しており、Ｓ入力に応じて”′１″側入力データ（ＤＩ
ｏ＝ＤＩｓ）、または″０＃側入力データ（８Ｄ）のい
ずれか一方を選択出力する。セレクタ６１．ｏ〜６１３
の各選択出力は、連結され、処理対象データＤＩに対す
る符号付加データＤＯとして外部に出力される。デコー
ダ６２には符号付加位置決定回路３０からの符号付加位
置情報５Ｐ（２ビツト）が供給される。デ＝−ダ６２は
端子Ｅを有しておυ、Ｅ入力がＬＯＷ”のときイネーブ
ル状態となる。デコーダ６２は、イネーブル状態のとき
、情報ＳＰをデコードし、信号ＤＥＣＯ＝　ＤＥＣ３Ｆ
）　１　ツを′Ｌ０ｗ＃（’ｏ’　）にする６また、デ
コーダ６２は、Ｅ入力が’ＨＩＧＨ”のとき、情報ｓｐ
に無関係に信号ＤＥＱ〜ＤＥＣ３を全て”ＨＩＧＨ’（
”１”）にする。デコーダ６２の端子Ｅには制御信号５
ＡＴＨが供給される。信号５ＡＴＨは、第３図の符号付
加回路で符号付加を禁止する場合、例えば４バイトより
長い被処理データ（書も込みデータ）を数回に分けて出
力する場合や、符号付加を行なわず単にデータを通過さ
せたい場合などに用いられ・る。

次に、この発明の一実施例の動作を説明する。

第３図の符号付加回路は、符号のついていないデータ（
処理対象データＤＩ）に符号を付加（設定）するもので
ある。符号のついテイナイデータとは、ノ！ツク形式の
場合、第１図に示すＤＩ（ｉ”　１　＋　２　ｔ・・・
ｎ）のみで構成されるデータである。Ｓの部分は不定で
あシ、また何であっても構わない。これに対し、ゾーン
形式の場合、符号のついていないデータとは、全ての桁
（バイト）について下位４ビツトで数値を表わしている
データである。上位４ビツト、および符号分離形式での
符号バイト（符号部データ・ぐイト）部分については何
であっても構わない。

今、このような符号のついていないデータが、処理対象
データＤＩとして第３図の符号付加回路に（入力データ
ライン１０経出で）供給されたものとする。また、この
データがパック形式データであるものとする。まず、符
号付加位置決定回路３０は、ＬＥＡＤ　！、　ＡＤＲ８
２，ＬＥＮＧＴＨ２゜ＦＵＬＷＤ　１からなる６ビツト
の情報３０１に応じた符号付加位置情報ｓｐ（第１表参
照）を出力する。この例のパック形゛式のように符号後
置き（ＬＥＡＤ１＝　”０’　）の場合、符号付加位置
決定回路３０はＡＤＲ８２，ＬＥＮＧＴＨ２，ＦＵＬＷ
Ｄ　１に無関係に、ｓ　ｐ　＝　”１１”（即ち「３」
）である情報ｓｐを出力する。この情報ＳＰはセレクタ
２１．２２の各端子Ｓ、およびデコーダ６２に供給され
る。

セレクタ２１の端子Ｅにはゾーン形式でないこと（即ち
・ぐツク形式であること）を示す“ＬＯＷ’レベルの信
号ＺＯＮＥが供給される。これによシセレクタ２ノは出
力許可状態となシ、入力データライン１０上のデータＤ
Ｉｏ％ＤＩｓの各上位４ビツトのうちの５ｐ（＝″’１
１’）で示されるデータ、即ちＤＩ３の上位４ビツトを
出力２１１として選択出力する。一方、セレクタ２２は
、データＤＩ３の下位４ビツトを出力２２１として選択
出力する。

セレクタ２２からの出力２２１（ＤＩ３の下位４ビツト
）は符号生成回路４０に供給される。

符号生成回路４０にはＡＢＳＯ，ＺＯＮＥ、５ＩＧＮ、
５ＰＲＴからなる４ビツトの制御情報４０１も供給され
る。

符号生成回路４０は、ＺＯＮｇ＝″’ＬＯＷ”（パック
形式）の場合、ａ）の（１）、　（２）に示した如く、
信号５ＩＧＮ、ＡＢＳＯに応じすＤまたは＋Ｃのいずれ
かを出力４０３（符号生成回路４０の出力の下位４ビツ
ト）として出力する。このとき、符号生成回路４０の出
力の上位４ビツトとして出力される出力４０２は、次に
述べるように不要であるため、何であっても構わない。

即ち、符号生成回路４０からの出力４０２はノ々ツファ
グート５０に供給されるが、バッファｐ−ト５０は信号
ＺＯＮＢがＬＯＷ”レベルの場合、出カッ・イ・インピ
ーダンスとなるからでおる。この場合、セレクタ２１か
らの出力２１１　（ＤＩｓの上位４ビツト）とバッフ了
ゲート５０からの出力５１とのワイアード・オア出力は
、出力２１１に一致する。

これは、出力２１１および出力５１の中から、出力２１
１を選択したことと同じことである。

（出力２１１と出力５１とのワイアード・オア出力であ
る）出力２１１、および符号生成回路４０（内の符号生
成用ＲＯＭ　４　、？　）からの出力４０３は連結され
、符号部データ５Ｄ（１）々イト）としてセレクタ６１
０〜６１３０°゛０”個入力部に共通に供給される。セ
レクタ６１０〜６１３の″１＃側入力部にはデータＤＩ
ｏ＃Ｄ１．が供給される。一方、デコーダ６２は符号付
加位置決定回路３０からのＳＰ＝″１１′′である情報
ＳＰをデコードし、信号ＤＥＣ３だけを”ＬＯＷ”レベ
ルにする。

セレクタ６１０〜６１３は、’ＨＩＧ）４’レベルの信
号ＤＥＣＯ−ＤＥＣ２に応じ、１”個入力であるデータ
ＤＩ、％ＤＩ、を選択出力する。これに対し、セレクタ
６１３は、”’ＬＯＷ”レベルの信号ＤＥＣ３に応じ、
０”個入力である符号部データＳＤを選択出力する。こ
の結果、ＤＩｓに代えて符号部データＳＤが設定された
符号付加データＤＯが符号付加回路から出力される。更
に具体的に述べるならば、パック形式の場合、ＤＩ３の
下位４ビツトに代えて、符号生成回路４０からの出力４
０３（パック形式の符号）が設定される。

次に、データＤＩがゾーン形式データである場合の動作
を説明する。この場合、ゾーン形式であることを示す“
ＨＩＧＨ”レベルの信号ＺＯＮＥがセレクタ２１および
バッファダート５０の各端子Ｅに供給される。これによ
υセレクタ２１は出力ハイ・インピーダンスとなる一方
、バッファダートｓｏは出力許可状態となる。この結果
、セレクタ２１からの出力２１１とバッファゲート５０
からの出力５１とのワイアード・オア出力は、出力５１
に一致する。バッファダート５０からの出力５１、およ
び符号生成回路４０（内の符号生成用ＲＯＭ　４２　）
からの出力４０３は連結され、符号部データＳＤとして
セレクタ６１゜〜６ハの″０＃側入力部に共通に供給さ
れる。ノ々ッファｒ−）５０からの出力５１は、符号生
成回路４０（内の符号生成用ＲＯＭ　４１　）からの出
力４０２に一致している。即ち、ゾーン形式データの符
号付加処理の場合、符号部データＳＤは上、下各４ビッ
トとも符号生成回路４０で生成される。符号生成回路４
０からの出力４０２゜４０３は、前記したｂｘ３）〜（
５）、ｅ　）（６）　、　（７）のいずれか１つのケー
スとなる。セレクタ６１ｏ〜６１３の″′１＃側入力部
には、前述したようにデータＤＩｏ〜ＤＩ３が供給され
る。セレク′り６１．〜６１３は信号ＤＥＣ，−ＤＥＣ
３に応じ″１＃側入力データまたはＭＯ″側入力データ
のいずれか一方を選択する。

この信号ＤＥＣ０〜ＤＥＣ，はデコーダ６２から出力さ
れるもので、信号５ＡＴＨが’ＬＯＷ’のとき、符号付
加位置決定回路３０からの情報ｓｐの示すバイト位置ｒ
ｉＪに対応する信号ＤＥＣｉだけが”ＨＩＧＨ”レベル
となる。これによシ、データＤＩ中のＤＩｉに代えて符
号部データＳＤが設定された、符号付加データＤｏが符
号付加回路から出力される。更に具体的に述べるならば
、ゾーン形式の場合、データＤＩのうち、ＳＰの示すバ
イト位置ｒｉＪにあるデータＤｌｉに代えて、符号生成
回路４０からの出力４０２（上位４ビツト）、４０３（
下位４ビツト）が設定され、ＤＩｉ以外のデータ部分は
そのまま通過する。

次に、この発明の他の実施例に係る１０進数符号付加回
路について第７図を参照して説明する。なお、第３図と
同一部分には同一符号が付されている。第７図において
、７０は選択回路である。選択回路７０はセレクタ２１
．７２を有している。セレクタ７２は符号付加位置決定
回路３０からの情報ｓｐが供給される端子Ｓと、信号Ｚ
ＯＮｇをレベル反転するインバータ８０からの出力信号
（５面）が供給される端子Ｅとを有している。セレクタ
７２は、第３図のセレクタ２２と同様に、Ｓ入力（ｓｐ
）に応じてデータＤＩ（１−＝−ＤＩ３の各下位４ビツ
トのうちの１つを選択する。但し、セレクタ７２はセレ
クタ２２と異なって出力制御機能を有しており、Ｅ入力
（ＺＯＮＥ　）が°’ＬＯＷ”のとき、即ちゾーン形式
指定のとき出力許可状態となり、同じく”’ＨＩＧ）Ｉ
”のとき、即ちパック形式指定のとき、出力“ＬＯＷ”
（４ビツト共）となる。この結果、パック形式データの
処理時には、入力データライン１０上のデータＤＩが確
かになる前に、セレクタ２２の出力２２１（便宜上、第
３図のセレクタ２２の出力と同一符号が付されている）
を（オールパ０”に）確定することができる。セレクタ
７２の出力２２１が確定すると、符号生成回路４０によ
る符号部データ生成動作が可能となる。パック形式デー
タの処理時（即ちＺＯＮＦ　＝”ＬＯＷ”のとき）には
、符号生成回路４０は、上記出力２２１”が確定さえし
ていれば出力２２１に無関係に（出力４０２．４０３か
らなる）符号部データを生成出力することができる。し
たがって、この実施例によれば、第３図の符号付加回路
のように、データＤＩが確かになり、Ｄ１．−ＤＩ。

のうち１つがセレクタ２２を通って符号生成回路４θに
達するのを待って符号部生成を開始する必要がないので
、パック形式データの符号付加処理の高速化が図れる。

なお、ゾーン形式データの処理動作は、第３図の符号付
加回路と同様である。

ところで、第３図および第７図の符号付加回路では、Ｌ
ＥＡＤ　１　、　ＡＤＲ８２、ＬＥＮＧＴＨ２、ＦＵＬ
ＷＤ　１からなる６ビツトの情報３０１に基づいて符号
付加位置情報ｓｐを出力する符号付加位置決定回路３゜
が設けられているが、当核回路３ｏに代え、ＬＥＡＤ　
１および次に転送される転送バイト数を示す３ビツトの
情報ＢＮ（但し、ＢＮは”ｏｏｉ’。

”０１０”、”１００”のいずれか）からなる４ピツト
の情報に基づいて情報ｓｐを出力する符号付加位置決定
回路を用いることも可能である。この符号付加位置決定
回路の符号付加位置決定論理を下記第３表に示す。

第　３　表上記第３表は、ＬＥＡＤ　１　＝“０＃、即ち符号後置
きの場合、ＳＰが転送バイト数に無関係に°°１１＃（
ｒ３Ｊ）となることを示す。また、上記第３表は、ＬＥ
ＡＤ　１　＝　”１”、即ち符号前置きの場合、転送バ
イト数が１バイト、２バイト、４バイトであればｓｐが
それぞれＩＬ’（ｒ３Ｊ）、’１’Ｏ”（ｒ２Ｊ）、’
ｏｏ’（ｒＯＪ）となることを示す。この決定論理は、
転送データ（書き込みデータ）が、入力データライン１
０において右詰めにされた形で符号決定回路に供給され
ることに基づいている。一般に主記憶制御回路には、次
に転送されるバイト数（転送バイト数）ＢＮを管理する
データ転送制御回路が設けられている。したがって、符
号位置決定に際し、このデータ転送制御回路にて生成さ
れる転送バイト数ＢＮを利用することが可能である。こ
のデータ転送制御回路の回路構成を第８図に示す。

第８図において、９１は転送残バイト数を保持するレジ
スタである。レジスタ９１には被処理データのデータ長
（実際には被処理データのデータ長よりｉバイト少ない
バイト数）が初期設定される。９２は未転送データのメ
モリ先頭アドレスの下位２ビツトを保持するレジスタで
ある。レジスタ９２には被処理データのメモリ先頭アド
レスの下位２ビツトが初期設定される。

レジスタ９１．９２の保持内容は転送バイト数決定回路
９３に供給される。決定回路９３はレジスタ９１．９２
の各内容に基づいて転送バイト数ＢＮを決定する。この
ＢＮは減算器９４のＢ個入力部、および加算器９５のＡ
個入力部に供給される。減算器９４のＡ個入力部にはレ
ジスタ９１からの出力が供給され、加算器９５のＢ個入
力部にはレジスタ９２からの出力が供給される。減算器
９４はＡ個入力データからＢ個入力データを減じ、次の
転送残バイト数を算出する。減算器９４０減算結果はレ
ジスタ９１にロードされる。前述したように、レジスタ
９ノには被処理データのデータ長よシｌバイト少ないバ
イト数が初期設定される。したがって、次なるデータ転
送が被処理データに関する最後のデータ転送となるとき
、減算器９４からの出力は負となシ、減算器９４からの
キャリー信号ＣＲＴは「偽Ｊ　（ｆａｌｓｅ　）となる
。この信号ＣＲＴは、符号後置きが指定されている場合
における、信号５ＡＴＩ（の生成に用いられる。即ち、
符号後置きが指定されている場合、信号ＣＲＹが「真」
（ｔｒｕｅ　）であれば、信号５ＡＴＨは”ＨＩＧＨ’
レベルに設定され、対応する転送データに対する符号設
定が禁止される。これに対し、信号ＣＲＴが「偽」（ｆ
ａｌｓｅ　）であれば、信号８ＡＴＨは”ＬＯＷ’レベ
ルに設定され、対応する転送データに対する符号設定が
許可される。なお、符号前置きが指定されている場合に
は、被処理データに関する最初のデータ転送のときのみ
信号５ＡＴＨが”ＬＯＷ’レベルに設定される。一方、
加算器９５はＡ個入力データにＢ個入力データを加え、
次の転送データのメモリ先頭アドレスの下位２ビツトを
算出する。加算器９５の加算結果はレジスタ９２にロー
ドされる。

なお、前記実施例では、パック形式、ゾーン形式いずれ
のデータ形式にも適用できる符号付加回路について説明
したが、パック形式またはゾーン形式のいずれか一方の
データだけを対象とする場合には、回路構成を簡略化す
ることが可能となる。例えばパック形式だけの場合、符
号生成用ＲＯＭ　４１およびバッファダート５０は不要
となる。また、符号生成用ＲＯＭ　４２に代え、信号５
ＩＧＮ、ＡＢＳＯに応じて４ビツトの符号を生成するＲ
ＯＭ　（或いは論理回路）を用いることができる。また
、第３図の例ではセレクタ２１，２２、第７図の例では
セレクタ２１．７２を不要にすることが可能である。こ
の場合、データＤ１．の上位４ビツトを符号部データＳ
Ｄの上位４ビツトとすればよい。更に、符号付加位置決
定回路３０、セレクタ６１．〜６１２、およびデコーダ
６２を不要にすることが可能である。この場合、信号５
ＡＴＨをセレクタ６１３の端子Ｓに供給し、Ｄ工〇〜Ｄ
Ｉ、とセレクタ６ハの選択出力との連結情報をデータＤ
Ｏとすればよい。なお、転送データ（書き込みデータ）
が入力データライン１０において、例えば左詰めにされ
た形で符号決定回路に供給される場合には、ノ母ツク形
式であっても、入力データライン１０上のデータＤＩに
対する符号付加位置は、ＡＤＲ８λＬＥＮＧＴＨ２など
によって変化するため、セレクタ２ｏ、２１、符号付加
位置決定回路３０、セレクタ６１．〜６１２、およびデ
コーダ６２に相当する回路は必要となる。

これに対し、ゾーン形式だけの場合、セレクタ２１は不
要となる。また、バッファダート５゜も不要となる。こ
の場合、符号生成回路４ｏからの出力４０２，４０３の
連結情報を符号部データＳＤとすればよい。更に、ゾー
ン形式でも、符号分離のデータ形式だけの場合であれば
、符号生成条件に符号付加位置のデータ（セレクタ２２
の出力２２１に相当するデータ）を用いることが不要と
なるため、セレクタ２２を不要とすることが可能となる
と共に、符号生成回路４θの簡略化が図れる。

また、符号付加位置決定論理は、主記憶制御回路の仕様
や、主記憶へのデータ書き込み方法に依存し、前記実施
例に限定されるものではない。

〔発明の効果〕

以上詳述したように゛この発明によれば、処理対象デー
タの任意の位置に符号付加（符号設定）が行なえる。こ
の結果、符号付加のための位置合せ回路を不要にできる
。

【図面の簡単な説明】

第１図はパック形式の１０進数のデータ、構造を示す図
、第２図はゾーン形式の１０進数のデータ構造を示す図
、第３図はこの発明の一実施例に係る１０進数符号付加
回路の構成を示す回路図、第４図は書き込みデータの主
記憶中の位置と転送シーケンスの対応例を示す図、第５
図は第３図に示す符号付加位置決定回路の入出力信号を
示す図、第６図は第３図に示す符号生成回路の内部構成
を示す図、第７図はこの発明の他の実施例に係る１０進
数符号付加回路の構成を示す回路図、第８図はデータ転
送バイト数決定回路を有するデータ転送制御回路の構成
を示す図である。１０・・・入力データライン、２１　、２２．６１６〜
６１ｍ＋７２・・・セレクタ、３ｏ・・・符号付加位置
決定回路、４０・・・符号生成回路、４１，４２１゜符
号生成用ＲＯＭ、６０・・・符号設定回路、６２・・・
デコーダ。出願人代理人　弁理士　鈴　江　武　彦第５図ｊｕｌ第　６　図第　７　図ＤＩｓ８図ＲＹ

Claims

【特許請求の範囲】

（１）パ、り形式１０進数を扱うデータ処理装置におい
て、可変長の被処理データ或いはその分割データを含む
１０進の処理対象データを導く入力データラインと、上
記被処理データのデータ長に関する第１種情報、および
データ書き込み光領域のメモリ先頭アドレスに関する第
２種情報に基づいて上記入力データライン上の上記処理
対象データにおける符号部位置を決定する符号位置決定
手段と、上記被処理データの正、負に応じ符号部データ
を生成する符号生成手段と、この符号生成手段によって
生成された上記符号部データを、符号付加指定情報に応
じ、上記符号位置決定手段によって決定された、上記処
理対象データの該当位置に付加する符号付加手段とを具
備することを特徴とする１０進数符号付加回路。
（２）少なくともゾーン形式１０進数を扱うデータ処理
装置において、可変長の被処理データ或いはその分割デ
ータを含む１０進の処理対象データを導く入力データラ
インと、上記被処狸データのデータ長に関する第１種情
報、データ書き込み光領域のメモリ先頭アドレスに関す
る第２種情報、および符号部が前置きであるか後置きで
あるかを示す第３種情報に基づいて上記入力データライ
ン上の上記処理対象データにおける符号部位置を決定す
る符号位置決定手段と、少なくとも上記被処理データの
正、負およびデータ形式に応じ符号部データを生成する
符号生成手段と、この符号生成手段によって生成された
上記符号部データを、符号付加指定情報に応じ、上記符
号位置決定手段によって決定された、上記処理対象デー
タの該当位置に付加する符号付加手段とを具備すること
を特徴とする１０進数符号付加回路。
（３）上記符号生成手段は、上記被処理データの正、負
、データ形式、および上記符号位置決定手段によって決
定された、上記処理対象データの該部位置のデータに応
じ符号部データを生成することを特徴とする特許稍求の
範囲第２項記載の１０進数符号付加回路。