JPS60160221A - アナログ・デジタル変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、アナログ・デジタル変換装置に関する。

（従来技術と問題点） アナログ信号をデジタル信号に変換するアナログ・デジ
タル変換器（以下、Ａ／Ｄ変換器と記載する）は、時間
軸上で振幅に対して連続な状態を示駿ている入力のアナ
ログ信号を、予め定められた標本化周期で標本化し、前
記の標本化によって得た標本値を量子化することにより
、時間軸上で離散的なデジタル信号に変換して出力する
ものであるが、Ａ／Ｄ変換器シ乎おける量子化ステップ
数番士有限であるから、変換される電圧値はＩ　ＬＳＢ
を単位とする階段状の離散的な値に限定されることは周
知のとおりである。

そして、前記のようにＡ／Ｄ変換器では有限の量子化ス
テップ数で入力のアナログ信号をデジタル信号に変換す
るものであるから、量子化時に誤差の発生は避けられず
、量子化時に発生した誤差が実際の信号では量子化雑音
として現われることも周知のとおりである。

ところで、Ａ／Ｄ変換器に入力されるアナログ信号は、
それの振幅が外部雑音の混入、その他の原因によって変
動している場合があるが、Ａ／Ｄ変換器における各量子
化ステップと対応して設定されている閾値付近の大きさ
の信号の振幅が、閾値の上下にわたって極めて接近した
値を示すような僅かな変動を有している場合には、前記
した閾値の上下にまたがって存在している僅かな変動分
がＩ　ＬＳＢの差にまで増大されて出力に現われて量子
化雑音を増大させてしまうということが問題になる。

上記の点を実例によって説明すると次のとおりである。

今、Ａ／Ｄ変換器が第１図に示すような入出力特性を有
している２Ｂｉｔ（４値）のものであり。

それに設定されている閾値がＯｖ〜４ｖの入力電圧の範
囲に対して、　ＩＶ、　２Ｖ、　３Ｖであったとした場
合に。

そのＡ／Ｄ変換器に対して本来２ｖ一定の電圧が雑音、
などにより１．９９Ｖと２．０１Ｖとの間で変動してい
る第２図に示すような信号が入力信号として供給された
場合を考えると、Ａ／Ｄ変換器からの出力は２ｖの閾値
よりも低い標本値に対しては、ステップ「１」＋５対応
する出力電圧（以下の説明では１■であるとする）とな
り、また、２ｖの閾値よりも高い標本値に対してはステ
ップ「２」に対応する出力電圧（以下の説明では２ｖで
あるとする）となるから、Ａ／Ｄ変換器の入力電圧にお
ける（２．０１−１．９９）Ｖ＝０．０２Ｖの変動は、
出力側では（２−１）Ｖ＝ＩＶの変動に拡大された乱れ
として現われる。

前記した２ｖ付近における微小な変゛動をにより出力側
に現われる乱れを除去するために、既述した第１図示の
入出力特性を有する２　Ｂｉｔ（４値）のＡ／Ｄ変換器
に比べて、２倍の分解能を有する３Ｂｉｔ（８値）のＡ
／Ｄ変換器、すなわち、第３図示のような入出力特性を
有するＡ／Ｄｉ換器を用い、かつ、Ａ／Ｄ変換器からの
出力データを４捨５人するようにすれば、Ａ／Ｄｉ換器
の実質的な入出力特性は第４図に示されるようなものと
なって、本来２■一定の電圧が雑音などにより１．９９
Ｖと２゜０１Ｖとの間で変動している第２図に示すよう
な信号が入力信号として供給されても、Ａ／Ｄ変換器か
らの出力は２ｖ一定となり、第１図示の入出力特性を有
するＡ／Ｄ変換器を用いた場合に生じた出力の乱れはな
くなるが、この場合でも本来１，５Ｖ一定の電圧が雑音
などにより１．４９Ｖと１．５１Ｖとの間で変動してい
るような信号が入力信号として供給された場合には、Ａ
／Ｄ変換器の入力電圧における０、０２Ｖの変動は、出
力側では１■の変動に拡大された乱れとして現われると
いうように、このような出力の乱れは、Ａ／Ｄ変換器と
して分解能の高いものを用いても、出力データについて
４捨５人、切上げ、切捨てなどを行なう限りにおいては
、入力の小さな変動が出力データに大きなＬれを生じさ
せることになる。

入力の小さな変動によって出力データに大きな乱れを生
じさせる前述のような欠点を解消させるのに、前の出力
データ（旧データ）を保存しておき、新らしいデータと
旧データとの差が±１以下のときには旧データを出力す
るようにして、入力の小さな変動によっても出力データ
に大きな乱れが生じないようにするという手段が試みら
れたが、この解決手段では、旧データと新データとの差
が士　′２以上となるために、出力データが不連続にな
ってしまうという欠点がある。

（問題点を解決するための手段） 必要とされている量子化ステップ数のＮ倍（ただし、Ｎ
は２に等しいか２よりも大きい実数）の量子化ステップ
数を有している如きアナログ・デジタル変換器と、前記
したアナログ・デジタル変換器の出力信号を記憶してお
く記憶手段と、前記したアナログ・デジタル変換器の出
力信号と前記した記憶手段に記憶されている信号内容と
を比較して、両者間の差がＭ（ただし、Ｍは０より太き
く、前記したＮよりは小さな整数）以下のときは、記憶
手段における記憶内容をそのままにしておくとともに、
前記した記憶手段に記憶されている信号を１／Ｎにした
信号を変換データとして装置から出力させる手段と、前
記したアナログ・デジタル変換器の出力信号と前記した
記憶手段に記憶されている信号内容とを比較して、両者
間の差がＭ（ただし、Ｍは０より大きく、前記したＮよ
りは小さな整数）より大きいときは、前記したアナログ
・デジタル変換器からの出力信号によって記憶手段の記
憶内容を書換えるとともに、前記したアナログ・デジタ
ル変換、器の出力信号を１／Ｎ　にした信号を変換デー
タとして装置から出力させる手段とを備えてなるアナロ
グ・デジタル変換装置を提供するものである。

（実施例） 以下、添付図面を参照して本発明のアナログ・デジタル
変換装置の具体的な内容について説明する。第５図は本
発明のアナログ・デジタル変換装置の一実施態様のブロ
ック図である。

第５図において、１はアナログ・デジタル変換（以下、
Ａ／Ｄ変換と記載する）の対象とされているアナログ信
号の入力端子であり、また２はＡ／Ｄ変換岩である。前
記したＡ／Ｄ変換器２としてはＡＩＤ変換装置で必要と
されている量子化ステップ数のＮ倍（ただし、Ｎの値は
２に等しいか、２よりも大きい実数であり、Ｎの値とし
ては分子と分母とが共に整数であるような分数で示され
る実数（数値２以上の実数）であってもよいのである）
の量子化ステップ数を有しているようなものが使用され
る（以下の実施例で説明されているＡ／Ｄ変換装置では
、第１図を参照して説明したＡ／Ｄ変換器と同様に、０
■〜４ｖのフルスケールに対して２　Ｂｉｔ（４値）・
・・Ｉ　ＬＳＢが１ｖ・・・すなわち、Ａ／Ｄ変換装置
で必要とされている量子化ステップ数が４であるとされ
、Ａ／Ｄ変換装置中で使用されるべきＡ／Ｄ変換器２と
してはＮ＝２．すなわち、Ｏｖ〜４ｖのフルスケールに
対して３　Ｂｉｔ（８値）・・・量子化ステップ数が８
で比ＳＢが０．５ｖ・・・のもの（分解能が２倍のもの
）が使用されているものとされている）。

３はプリセットの可能なアップダウンカウンタであって
、このプリセットの可能なアップダウンカウンタ３（以
下、単にアップダウンカウンタ３と記載する）では、前
記したＡ／Ｄ変換器２の出力データを記憶する。また、
４は前記したＡ／Ｄ変換器２の出力データと、前記した
アップダウンカウンタ３に記憶されていたデータとの比
較を行なう比較器である。

５はアップダウンカウンタ３からの出力データをラッチ
しておくラッチ回路、６はタイミング信号の発生器、７
，１２はオア回路、８はインバータ。

９はＪ−にフリッププロップ、　１０．１１はアンド回
路である。

前記したタイミング信号の発生器６は、外部から入力端
子１３に供給された第６図の（ａ）に示されている変換
指令信号Ｓａによって動作が開始され、第６図の（ｂ）
に示されている変換中の状態を示す変換ビジー信号ｓｂ
と、第６図の（ｃ）に示されているパルスＣｋＯと、第
６図の（ｄ）に示されているパルスＣｋｌと、第６図の
（ｅ）に示されているパルスＣｋ２と、第６図の（ｆ）
に示されているパルスＣｋ３とを発生する。

前記したタイミング信号の発生器６で発生されたパルス
ＣｋＯは、Ａ／Ｄ変換動作の開始パルスとしてＡ／Ｄ変
換器２に与えられるとともに、インバータ８を介してＪ
−にフリップフロップ９にクリアパルスとしても与えら
れる。

また、前記したタイミング信号の発生器６で発生された
パルスＣｋｌ　、Ｃｋ２は、オア回路７を介してＪ−に
フリッププロップ９に対して、第６図の（ｊ）に示され
ているようなりロックパルスＣｋ１２として与えられる
とともに、パルスＣｋｌはオア回路１２を介して、アッ
プダウンカウンタ３の計数値を数値１だけ減算するパル
スとしてアップダウンカウンタ３にも与えられ、また、
パルスＣｋ２はアップダウンカウンタ３の計数値を数値
１だけ加算するパルスとしてアップダウンカウンタ３に
も与えられている。

さらに、前記したタイミング信号の発生器６で発生され
たパルスＣｋ３は、アンド回路１０．１１に対してゲー
トパルスとして与えられているとともに、ラッチ回路５
に対してクロックパルスとしても与えられている。

前記したアンド回路１θには、第６図の（ｋ）に示され
ているようなＪ−にフリップフロップ９のＱ出力Ｓｑが
与えられており、また、前記したアンド回路１１には、
第６図の（Ｑ）に示されているようなＪ−にフリップフ
ロップ９のＱバー出力Ｓｑバーが与えられている。

Ｊ−にフリップフロップ９のＪ入力端子には。

第６図の（ｉ）に示されているような比較器９からの一
致出力Ｓｃが与えられ、また、Ｊ−にフリップフロップ
９のに入力端子は接地されている。前記した比較器９か
らは、第６図の（ｇ）に示されているようなＡ／Ｄ変換
器２からの出力データＳａｄと。

第６図の（ｈ）に示されているようなアップダウンカウ
ンタ３からの出力データＳｕｄとが等しい場合だけに前
記した一致出力　Ｓｃが出力される。

第６図の（ｍ）はアンド回路１０の出力パルスと。

前記したパルスＣｋｌとが与えられるオア回路１２から
のオア出力Ｓｓを示しており、゛このオア出力Ｓｒａは
アップダウンカウンタ３の計数値を数値ｌだけ減算する
パルスとしてアップダウンカウンタ３にも与えられる。

第６図の（ｎ）はアンド回路１１からアップダウンカウ
ンタ３に与えられるロードパルスＳＲを示し。

また、第６図の（ｏ）はＡ／Ｄ変換装置からの出力デー
タＳｏを示している。

さて、本発明のＡ／Ｄ変換装置、すなわち、必要とされ
ている量子化ステップ数のＮ倍（ただし、Ｎは２に等し
いか２よりも大きい実数）の量子化ステップ数を有して
いる如きＡ／Ｄ変換器と、前記したＡ／Ｄ変換器の出力
信号を記憶しておく記憶手段と、前記したＡ／Ｄ変換器
の出力信号と前記した記憶手段に記憶されている信号内
容とを比較して、両者間の差がＭ（ただし、Ｍは０より
大きく、前記したＮよりは小さな整数）以下のときは、
記憶手段における記憶内容をそのままにしておくととも
に、前記した記憶手段に記憶されている信号を１／Ｎに
した信号を変換データとして装置から出力させる手段と
、前記したＡ／Ｄ変換器の出力信号と前記した記憶手段
に記憶されている信号内容とを比較して、両者間の差が
Ｍ（ただし、Ｍは０より大きく、前記したＮよりは小さ
な整数）より大きいときは、前記したＡ／Ｄ変換器から
の出力信号によって記憶手段の記憶内容を書換えるとと
もに、前記したＡ／Ｄ変換器の出力信号を１／Ｎ　にし
た信号を変換データとして装置から出力させる手段とを
備えてなるＡ／Ｄ変換装置について、今、行なわれてい
る実施例の説明では、既述もしたように、Ａ／Ｄ変換装
置中に設けられているＡ／Ｄ変換器として、Ａ／Ｄ変換
装置で必要とされている量子化ステ５ツブ数の２倍（Ｎ
＝２）の量子化ステップ数を有するものが使用されてい
るものとなされているから、この場合に０＜Ｍ＜Ｎの条
件を満足させうるような整数Ｍの値は１である（実施例
においては、Ａ／Ｄ変換器２が３　Ｂｉｔ（８値）でフ
ルスケールが４Ｖのものとされている）。　− ここで、本発明のＡ／Ｄ変換装置と従来のＡ／Ｄ変換器
との差異を明らかにし、かつ１本発明のＡ／Ｄ変換器の
動作の理解を容易にするために、＾／Ｄ変換の対象とさ
れているアナログ信号の入力端子１に供給されるアナロ
グ信号に基づいて得られる標本値が１時間軸上で１．７
ｖ→３．２ｖ→３．６ｖ→２．８ｖのように変化してい
るものであったとした場合を例にとり、前記のような変
化を示しているアナログ信号を従来のＡ／Ｄ変換器によ
ってＡ／Ｄ変換動作を行なったときには、ＩＶ、３Ｖ、
３Ｖ、２Ｖのように乱れを示す結果となるのに１本発明
のＡ／Ｄ変換装置においては前記のような変化を示して
いるアナログ信号に対して、ＩＶ、３Ｖ、３Ｖ、３Ｖの
ように乱れのない状態の出力が得られるような動作の行
なわれることを説明する。

前記したように構成されている本発明のＡ／Ｄ変換装置
の一実施例装置において、タイミング信号の発生器６の
入力端子１３に対して１時刻ｔ１に外部から第６図の（
、）に示されているような変換指令信号Ｓａが供給され
ると動作が開始され、前記したタイミング信号の発生器
６で発生された第６図の（ｂ）に示されるような変換中
の状態を示す変換ビジー信号ｓｂは、外部に対してＡ／
Ｄ変換装置が変換動作中であることを表示する。

なお、第６図示の数例においては、入力のアナログ信号
における１、７ｖの電圧は、フルスケールが４■で３　
ＢｉｔのＡ／Ｄ変換器２により、時刻ｔ１に既にＡ／Ｄ
変換されていて、そのＡ／Ｄ変換されたＡ／Ｄ変換器２
からのステップ「３」に対応する出力データＳａｄが、
アップダウンカウンタ３に記憶されており、また、Ａ／
Ｄ変換装置からは「１」の変換出力が送出されているも
のとされている。

タイミング信号の発生器で発生された第６図の（ｃ）に
示されているパルスＣｋＯが、時刻ｔ１にＡ／Ｄ変換器
２に対してＡ／Ｄ変換動作の開始パルスとして与えられ
ると、Ａ／Ｄ変換器２は時刻ｔｌにＡ／Ｄ変換動作を開
始して、そのときに入力端子１に供給されているアナロ
グ信号の電圧３．２ｖに対応して、Ａ／Ｄ変換器２のス
テップ「６」と対応する出力データ５ａｄ（第６図の（
ｇ）参照）を出力して、そ、１１Ｆを比較器４に与える
とともに、アップダウンカウンタ３に対しても、それの
プリセット入力信号として与える。

また、タイミング信号の発生器で発生された第６図の（
Ｃ）に示されている前記したパルスＣｋＯは、インバー
タ８を介してＪ−にフリップフロップ９のクリア端子に
も与えられ、それによりＪ−にフリップフロップ９がク
リアされる。

比較器４ではＡ／Ｄ変換器２のステップｒ１５Ｊと対応
する出力データＳａｄと、アップダウンカウンタ３に記
憶されていたステップ「３」と対応するデータとの比較
を行なうが、比較器４は前記したＡ／Ｄ変換器２からの
出力データＳａｄと、アップダウンカウンタ３に記憶さ
れているデータ（旧データ）Ｓｕｄとの比較動作を行な
って、前記した両者が一致した場合だけに第６図の（ｉ
）に示されている一致出力８ｃを出力して、それをＪ−
にフリップフロップ９のＪ入力端子に与えるようにする
ものであるから、前記の場合には一致パルスＳｃが発生
しない。

時刻ｔ２にタイミング信号の発生器６で発生された第６
図の（ｄ）で示されるパルスＣｋｌは、オア回路７を介
してＪ−にフリップフロップ９のＣＫ端子に供給される
とともに、オア回路１２を介してアップダウンカウンタ
３の計数値を数値１　（既述したＭと対応する数値で、
実施例の場合の数値はｌである）だけ減算するパルスＳ
ｍ（第６図の（ｍ））としてアップダウンカウンタ３に
与えられる。

アップダウンカウンタ３では、前記したパルスＳ１１の
印加によってそれに記憶されていたステップ「３」に対
応するデータからＩ　ＬＳＨに対応する数値（実施例で
は数値１）を減算して、ステップ「２」に対応するデー
タを出力する。

前記したステップ「２」に対応する旧データＳｕｄが与
えられた比較器４では、Ａ／Ｄ変換器２からのステップ
「６」と対応する出力データＳａｕとの比較を行なうが
、この場合にも一致出力Ｓｃは生じない。

時刻ｔ　３．　ｔ　４にタイミング信号の発生器６で発
生された第６図の（ｅ）で示される２個のパルスＣｋ２
は、オア回路７を介してＪ−にフリップフロップ９のＣ
Ｋ端子に供給されるとともに、アップダウンカウンタ３
の計数値を数値１　（既述したＭの２倍と対応する数値
で、実施例の場合の数値は２である）だけ加算するパル
スとしてアップダウンカウンタ３に与えられる。

アップダウンカウンタ３では、前記した２個のパルスＣ
ｋ２が印加されることにより、それに記憶されていたス
テップ［２」に対応するデータＫ、２ＬＳＨに対応する
数値（実施例では数値２）を加算して、ステップ「４」
に対応するデータを出力する。

前記したステップ「４」に対応する旧データＳｕｄが与
えられた比較器４では、Ａ／Ｄ変換器２がらのステップ
「６」と対応する出力データＳａｕとの比較を行なうが
、この場合にも一致出力Ｓｃは生じない。

Ｊ−にフリップフロップ９はパルスＣｋｌ　、Ｃｋ２の
立下がりの時点における比較器４の出力のレベルの状態
をとり込んで、比較器４の出力のレベル５がハイレベル
かローレベルかに応じて、セット状態に変更されたり、
あるいはリセット状態のままになされたりするので、比
較器４の出方のレベルの状態が一致出力Ｓｃによってハ
イレベルになされたときに、リセット状態からセット状
態に変更される。

そして、Ｊ−にフリップフロップ９がリセットされてい
る状態においては、それのＱ出力がローレベル、それの
Ｑバー出力がハイレベルとなされているから、アンド回
路１０がゲートを閉じた状態になされるとともに、アン
ド回路１１がゲートを開いた状態になされ、また、Ｊ−
にフリップフロップ９がセットされた状態においては、
それのＱ出力がハイレベル、それのＱバー出力がローレ
ベルとなされるから、アンド回路１０がゲートを開いた
状態になされるとともに、アンド回路１１がゲートを閉
じた状態になされる。

ところで、アップダウンカウンタ３に対してプリセット
入力信号として与えられた前記のＡ／Ｄ変換器２からの
出力データＳａｄは、第６図の（ｎ）に示されているロ
ードパルスＳΩがアップダウンカウンタ３のロード端子
に供給されたときに、アップダウンカウンタ３にロード
（プリセット）されるものであるから、前記のように比
較器４から一致出力Ｓｃが出力されていない状態におい
て、パルスＣｋ３が時＄Ｊ　ｔ　５にアンド回＃Ｐ１１
を介して第６図の（ｎ）に示されているロードパルスＳ
Ｑとしてアップダウンカウンタ３に与えられると、Ａ／
Ｄ変換器２からのステップ「６」に対応する出力データ
Ｓａｄがアップダウンカウンタ３にロード（プリセット
）されて、アップダウンカウンタ３の記憶内容は時刻ｔ
５にか書換えられる。

そして、前記したアップダウンカウンタ３の新らしい記
憶内容は、パルスＣｋ３の立下がりの時点ｔ６にラッチ
回路５にラッチされる。ラッチ回路５では前記のラッチ
した内容を１７Ｎ（実施例では１／２）にするとともに
余りを切捨てた「３」がＡ／Ｄ変換装置の出力データＳ
ｏとして出力する。この状態で変換ビジー信号ｓｂがロ
ーレベルとなされる。

次に、時刻ｔ７にタイミング信号の発生器６の入力端子
１３に対して１時刻ｔ７に外部から第６図の（ａ）に示
されているような変換指令信号Ｓａが供給されると、前
記したタイミング信号の発生器６では第６図の（ｂ）に
示されるような変換中の状態を示す変換ビジー信号ｓｂ
を発生して、外部に対してＡ／Ｄ変換装置が変換動作中
であることを表示する。

タイミング信号の発生器で発生された第６図の（Ｃ）に
示されているパルスＣｋＯが１時刻ｔ７にＡ／Ｄ変換器
２に対して＾／Ｄ変換動作の開始パルスとして与えられ
ると、Ａ／Ｄ変換器２は時刻ｔ７にＡ／Ｄ変換動作を開
始して、そのときに入力端子ｌに供給さ九ているアナロ
グ信号の電圧３．６ｖに対応して、Ａ／Ｄ変換器２のス
テップ「７」と対応する出方データ５ａｄ（第６図の（
ｇ）参照）を出方して、それを比較器４に与えるととも
に、アップダウンカウンタ３に対しても、そ九のプリセ
ット入力信号として与える。

また、タイミング信号の発生器で発生さ九た第６図の（
ｃ）に示され５でいる前記したパルスＣｋＯは、インバ
ータ８を介してＪ−にフリップフロップ９のクリア端子
にも与えられ、それによりＪ−にフリップフロップ９が
クリアされる。

比較器４ではＡ／Ｄ変換器２のステップ［７」と対応す
る出力データＳａｄと、アップダウンカウンタ３に記憶
されていたステップ「６」と対応するデータとの比較を
行なうが、この場合には一致出力Ｓｃが発生しない。

時刻ｔ８にタイミング信号の発生器６で発生された第６
図の（ｄ）で示されるパルスｃｋ１は、オア回路７を介
してＪ−にフリップフロップ９のＣＫ端子に供給される
とともに、オア回路１２を介してアップダウンカウンタ
３の計数値を数値１　（既述したＭと対応する数値で、
実施例の場合の数値はｌである）だけ減算するパルス５
ｌｌ（第６図の（ｍ））としてアップダウンカウンタ３
に与えられる。

アップダウンカウンタ３では、前記したパルスＳ＋ｓの
印加によってそれに記憶されていたステップｒ６Ｊに対
応するデータからＩ　ＬＳＢに対応する数値（実施例で
は数値１）を減算して、ステップ「５」に対応するデー
タを出力する６ 前記したステップ［５」に対応する旧データＳｕｄが与
えられた比較器４では、Ａ／Ｄ変換器２からのステップ
［７」と対応する出力データＳａｕとの比較を行なうが
、この場合にも一致出力Ｓｃは生じない。

時刻ｔ　９．　ｔ　１０にタイミング信号の発生器６で
発生された第６図の（ｅ）で示される２個のパルスＣｋ
２は、オア回路７を介してＪ−にフリッププロップ９の
ＣＫ端子に供給されるとともに、アップダウンカウンタ
３の計数値を数値２　（既述したＭの２倍と対応する数
値で、実施例の場合の数値は２である）だけ加算するパ
ルスとしてアップダウンカウンタ３に与えられる。

アップダウンカウンタ３では、前記した２個のパルスＣ
ｋ２が印加されることにより、それに記憶されていたス
テップ「５」に対応するデータに、２ＬＳＨに対応する
数値（実施例では数値２）を加算して、ステップ「７」
に対応するデータを出力する。

前記したステップ「７」に対応する旧データＳｕｄが与
えられた比較器４では、Ａ／Ｄ変換器２からのステップ
「７」と対応する出力データＳａｕとの比較さゝ を行なって発生した一致出力ＳｃをＪ−にフリップフロ
ップ９のＣＫに与える。

Ｊ−にフリップフロップ９は、パルスＣｋ２の立下がり
の時点ｔｌｌにおける比較器４の出力のハイレベルの状
態をとり込んで、セット状態に変更される。それにより
、Ｊ−にフリップフロップ９のＱ出力がハイレベル（第
６図の（ｋ）参照）、それのＱバー出力（第６図の（Ｑ
）参照）がローレベルとなされるから、アンド回路１０
がゲートを開いた状態になされるとともに、アンド回路
１１がゲートを閉じた状態になされる。このためにアッ
プダウンカウンタ３のロードパルスＳΩは発生すること
がなく、その代わりにパルスＣｋ３がアンド回路１０及
びオア回路１２を介して第６図の（ｍ　）に示されるよ
うなパルスＳ１１としてアップダウンカウンタ３に与え
られて、アップダウンカウンタ３における計数値が数値
１　（既述したＭと対応する数値で、実施例の場合の数
値はｌである）だけ減算されて、アップダウンカウンタ
３の計数値はステップ「７」に対応する数値から、もと
の数値、すなわち、ステップ「６」に対応する数値に戻
されて記憶される。

前記したアップダウンカウンタ３に記憶されているステ
ップ「６」に対応する数値はラッチ回路５でラッチされ
て、ラッチ回路５では前記のラッチした内容を１７Ｎ（
実施例では１／２）にするとともに余りを切捨てた「３
」がＡ／Ｄ変換装置の出力データＳｏとして出力する。

次いで、時刻ｔ１３にタイミング信号の発生器６の入力
端子１３に対して、外部から第６図の（ａ）に示されて
いるような変換指令信号Ｓａが供給されると、前記した
タイミング信号の発生器６では第６図の（ｂ）に示され
るような変換中の状態を示す変換ビジー信号ｓｂを発生
し、外部に対してＡ／Ｄ変換装置が変換動作中であるこ
とを表示する。

タイミング信号の発生器で発生された第６図の（ｃ）に
示されているパルスＣｋＯが、時刻ｔ１３にＡ／Ｄ変換
器２に対してＡ／Ｄ変換動作の開始パルスとして与えら
れると、Ａ／Ｄ変換器２は時刻ｔ１３にＡ／Ｄ変換動作
を開始して、そのときに入力端子１に供鉛六り丁いスマ
＋口がａｔ芸山雪Ｗ９只Ｖｔ−肴広Ｉ、て、Ａ／Ｄ変換
器２のステップ「５」と対応する出力データ５ａｄ（第
６図の（ｇ）参照）を出力して、それを比較器４に与え
るとともに、アップダウンカウンタ３に対しても、それ
のプリセット入力信号として与える。

また、タイミング信号の発生器で発生された第６図の（
Ｃ）に示されている前記したパルスＣｋＯは、インバー
タ８を介してＪ−にフリップフロップ９のクリア端子に
も与えられ、それによりＪ−にフリッププロップ９がク
リアされる。

比較器４ではＡ／Ｄ変換器２のステップ「５」と対応す
る出力データＳａｄと、アップダウンカウンタ３に記憶
されていたステップ「６」と対応するデータとの比較を
行なうが、この場合には一致パルスＳｃが発生しない。

時刻ｔ１４にタイミング信号の発生器６で発生された第
６図の（ｄ）で示されるパルスＣｋｌは、オア回路７を
介してＪ−Ｊ（フリップフロップ９のＣＭ端子に供給さ
れるとともに、オア回路１２を介してアップダウンカウ
ンタ３の計数値を数値１　（既述したＭと対応する数値
で、実施例の場合の数値は１である）だけ減算するパル
スＳｍ（第６図の（ｍ））としてアップダウンカウンタ
３に与えられる。

アップダウンカウンタ３では、前記したパルスＳｍの印
加によってそれに記憶されていたステップ［６」に対応
するデータからＩ　ＬＳＢに対応する数値（実施例では
数値１）を減算して、ステップ「５」に対応するデータ
を出力する。

前記したステップｒ５Ｊに対応する旧データＳｕｄが与
えられた比較器４では、Ａ／Ｄ変換器２からのステップ
「５」と対応する出力データＳａｕとの比較を行ない、
その結果として生じた一致出力ＳｃはＪ−にフリップフ
ロップ９のＣＫ端子に与える。

Ｊ−にフリップフロップ９は、パルスＣｋｌの立下がり
の時点ｔ１５における比較器４の出力のハイレベルの状
態をとり込んで、セット状態に変更される。それにより
、Ｊ−にフリップフロップ９のＱ出力がハイレベル（第
６図の（ｋ）参照）になされるとともに、Ｑバー出力（
第６図の（Ω）参照）がローレベルとなされるから、ア
ンド回路１０がゲートを開いた状態になされるとともに
、アンド回路１１がゲートを閉じた状態になされる。

時刻ｔ　１６．　ｔ　１７１こタイミング信号の発生器
６で発生された第６図の（ｅ）で示される２個のパルス
Ｃｋ２は、オア■路７を介してＪ−にフリップフロップ
９のＣＫ端子に供給されるとともに、アップダウンカウ
ンタ３の計数値を数値２　（既述したＭの２倍と対応す
る数値で、実施例の場合の数値は２である）だけ加算す
るパルスとしてアップダウンカウンタ３に与えられる。

アップダウンカウンタ３では、前記した２個のパルスＣ
ｋ２が印加されることにより、それに記憶されていたス
テップ「５」に対応するデータに、２ＬＳＢに対応する
数値（実施例では数値２）を加算して、ステップ「７」
に対応するデータを出力する。

時刻ｔ１８にパルスＣｋ３がアンド回路１０及びオア回
路１２を介して第６図の（ｍ）に示されるようなパ　。

ルスＳｍとしてアップダウンカウンタ３に与えられて、
アップダウンカウンタ３における計数値が数値ｌ　（既
述したＭと対応する数値で、実施例の場合の数値はｌで
ある）だけ減算され、アップダウンカウンタ３の計数値
は前記したステップ「７」に対応する数値から、もとの
数値、すなわち、ステップ「６」に対応する数値に戻さ
れて記憶される。

前記したアップダウンカウンタ３に記憶されているステ
ップ「６」に対応する数値はラッチ回路５でラッチされ
て、ラッチ回路５では前記のラッチした内容をｌ／Ｎ（
実施例では１１２）にするとともに余りを切捨てた「３
」がＡ／Ｄ変換装置の出力データＳｏとして出力する。

これまでに説明してきた実施例は、既述もしたようにＮ
＝２．Ｍ＝１の場合についての例であったが、Ｍが２以
上のものとして本発明のＡ／Ｄ変換装置を実施する場合
には、既述した如きＡ／Ｄ変換装置の動作に際してアッ
プダウンカウンタ＆の計数値を所定のように加算したり
、減算したりするために用いられるパルスの個数は、既
述したＭ；１の場合の実施例のものの動作に際して用い
られたパルスの個数のＭ倍となされるものであることは
いうまでもない。

第５図を参照して説明した本発明のＡ／Ｄ変換装置の一
実施例の説明からも明らかなように、本発明のＡ／Ｄ変
換装置ではＡ／Ｄ変換装置で必要とされている量子化ス
テップ数のＮ倍（ただし、Ｎは２に等しいか２よりも大
きい実数）の量子化ステップ数を有している如きアナロ
グ・デジタル変換器と、前記したアナログ・デジタル変
換器の出力信号を記憶しておく記憶手段と、前記したア
ナログ・デジタル変換器の出力信号と前記した記憶手段
に記憶されている信号内容とを比較して、両者間の差が
Ｍ（ただし１Ｍは０より大きく、前記したＮよりは小さ
な整数）以下のときは、記憶手段における記憶内容をそ
のままにしておくとともに、前記した記憶手段に記憶さ
れている信号を１／Ｎにした信号を変換データとして装
置から出力させる手段と、前記したアナログ・デジタル
変換器の出力信号と前記した記憶手段に記憶されている
信号内容とを比較して、両者間の差がＭ（ただし、Ｍは
Ｏより大きく、前記したＮよりは小さな整数）より大き
いときは、前記したアナログ・デジタル変換器からの出
力信号によって記憶手段の記憶内容を書換えるとともに
、前記したアナログ・デジタル変換器の出力信号を１／
Ｎ　にした信号を変換データとして装置から出力させる
ようにしているから、±１／Ｎ　ＬＳＢ以内の乱れはす
べて除去され、また、±Ｉ　ＬＳＢ以上の変動はすべて
そのまま出力されるという入出力特性を備えたＡ／Ｄ変
換装置を提供できるのである。

次に、本発明のＡ／Ｄ変換装置と従来のＡ／Ｄ変換器と
の性能上の差異を、第７図を参照しながら説明する。第
７図はＡ／Ｄ変換の対象とされるアナログ信号が、時間
軸上において、はじめは０〜２ｖまでゆるやかに上昇し
、次に２〜３．５Ｖまで急上昇し、次いで、３．５〜２
ｖまではゆるやかに下降し、それから２〜０．３■まで
急降下した後に０．３ｖで一定になる、というような変
化を示すものに±０．５ｖ以下の乱れを伴なっている如
きアナログ信号を例にとり、図の上方に、時間を横軸に
、電圧を縦軸にとって前記したアナログ信号の波形図を
描き、また、前記したアナログ信号の波形図の下方には
波形図に描かれているアナログ信号を一定の標本化周期
で標本化して得た標本値について、各異なる性能を有す
るＡ／Ｄ変換器やＡ／Ｄ変換装置及び本発明の一実施例
のＡ／Ｄ変換装置によってＡ／Ｄ変換した場合の出力デ
ータによるＡ／Ｄ変換特性図を示している。

第７図において１番号の欄に示されている番号１〜６は
、各異なるＡ／Ｄ変換器やＡ／Ｄ変換装置を区別するた
めのもので１番号１と対応して示されている出力データ
は、フルスケールが４ｖで３　ＢｉｔのＡ／Ｄ変換器に
よって得られた出力データであり、番号２と対応して示
されている出力データは、フルスケールが４ｖで２　Ｂ
ｉｔのＡ／Ｄ変換器によって得られた出力データであり
、また、番号３と対応して示されている出力データは、
フルスケールが４ｖで３　ＢｉｔのＡ／Ｄ変換器によっ
て得られた出力データを４捨５人して最終的な出力デー
タにしたものであり、番号４と対応して示されている出
力データは、フルスケールが４ｖで２　ＢｉｔのＡ／Ｄ
変換器によって得られた出力データを平滑処理（旧デー
タと新データとの差が±１の場合には旧データを出力す
るようにするという処理）して最終的な出力データにし
たものであり、さらに、番号５と対応して示されている
出方データはフルスケールが４ｖで３　ＢｉｔのＡ／Ｄ
変換器によって得られた出力データを平滑処理（旧デー
タと新デニタとの差が±１の場合には旧データを出力す
るようにするという処理）して最終的な出方データとし
たものであり、さらにまた、番号６と対応して示されて
いる出力データは、フルスケールが４ｖで３　Ｂｉｔの
Ａ／Ｄ変換器を使用して構成されている本発明のＡ／Ｄ
変換装置ｆ（Ｎ＝２．　Ｍ＝１として実施したもの）に
よる最終的な出力データである。なお、旧データの欄に
は、平滑処理が行なわれる場合における旧データの内容
が示されている。

既述した従来構成のＡ／Ｄ変換器やＡ／Ｄ変換装置及び
本発明のＡ／Ｄ変換装置についての出方データを例示し
ている第７図をみると、フルスケールが４Ｖで３　Ｂｉ
ｔのＡ／Ｄ変換器によって得られた番号１の出力データ
は、信号における変動分がそのまま現われており、また
、フルスケールが４ｖで２　ＢｉｔのＡ／Ｄ変換器によ
って得られた番号２の出方データは、丸印で囲んである
部分の出方データに大きな乱れが現われており、さらに
、フルスケールが４ｖで３　ＢｉｔのＡ／Ｄ変換器によ
って得られた出方データを４捨５人して最終的な出力デ
ータを得るようにした番号３の場合には、丸印で囲んで
ある部分の出力データに大きな乱れが現われており、さ
らにまた、番号４，５で示されている出方データ、すな
わち、Ａ／Ｄ変換器の出方データに平滑処理を施こして
最終的な出力データを得るようにしたものでは、最終的
なデータ中に乱れは発生しないが、時間軸上でゆるやか
な変動を示すアナログ信号に対する変換出力であっても
、±２以上の離散値が並んで急激な出力変動を示すよう
な最終的な出力データしか得られない。

しかしながら、第７図中の番号６で示されている本発明
のＡ／Ｄ変換装置の出方データをみれば判かるように、
本発明のＡ／Ｄ変換装置では出力データ中に乱れが生じ
ないことは勿論、時間軸上でゅるやかな変動を示すアナ
ログ信号に対しては、急激な出力変動の変換出力を生じ
させることもないのであり、本発明のＡ／Ｄ変換装置に
よれば既述した従来装置における諸欠点がすべて良好に
解消されるのである。

本発明のＡ／Ｄ変換装置は、第５図を参照して説明した
ような構成の装置として実施できる他、例えば＾ＬＵ回
路とマイクロプログラミングとを組合せて、ハードウェ
アの一部をソフトウェアによって処理するように構成し
たものとして実施されてもよいことは当然である。

また、本発明のＡ／Ｄ変換装置、すなわち、必要とされ
ている量子化ステップ数のＮ倍（ただし、Ｎは２に等し
いか２よりも大きい実数）の量子化ステップ数を有して
いる如きアナログ・デジタル変換器と、前記したアナロ
グ・デジタル変換器の出力信号を記憶しておく記憶手段
と、前記したアナログ・デジタル変換器の出力信号と前
記した記憶手段に記憶されている信号内容とを比較して
、両者間の差がＭ（ただし、Ｍは０より大きく、前記し
たＮよりは小さな整数）以下のときは一記憶手段におけ
る記憶内容をそのままにしておくとともに、前記した記
憶手段に記憶されている信号を１／Ｎにした信号を変換
データとして装置から出力させる手段と、前記したアナ
ログ・デジタル変換器の出力信号と前記した記憶手段に
記憶されている信号内容とを比較して、両者間の差がＭ
（ただし、ＭはＯより大きく、前記したＮよりは小さな
整数）よ・り大きいときは、前記したアナログ・デジタ
ル変換器からの出方信号によって記憶手段の記憶内容を
書換えるとともに、前記したアナログ・デジタル変換器
の出力信号を１／Ｎ　にした信号を変換データとして装
置から出力させる手段とを備えてなるアナログ・デジタ
ル変換装置の実施に当っては、前記したＮの値やＭの値
を、Ａ／Ｄ変換の対象にされているアナログ信号に含ま
れている変動分の大きさ、必要な応答速度、その他の諸
要件などを考慮の上、−前記した条件に合う範囲内で任
意に選定できることはいうまでもない（既述した実施例
では、Ｎ＝２、Ｍ＝１としていたが、本発明の実施に当
り例えばＮ＝３、Ｍ＝１としたり、あるいは、Ｎ＝８、
Ｍ＝５としたりするなど、Ｎ、Ｍの値の選定は自由にで
きる）。

本発明のＡ／Ｄ変換装置は、各種のセンサからの出力信
号、オーディオ信号などの各種のアナログ信号のＡ／Ｄ
変換に用いられる他、ビデオ信号のＡ／Ｄ変換にも良好
に用いることができる。

ビデオ信号のＡ／ｌ）変換に際して本発明のＡ／Ｄ変換
装置を使用する場合に、ビデオ信号のライン内相関を利
用して平滑処理を行なうようにする場合には１例えば既
述した第５図示の実施例のままの構成のＡ／Ｄ変換装置
が使用できるが、ビデオ信号のライン間相関やフィール
ド間相関、フレーム間相関などを利用して平滑処理を行
なってＡ／Ｄ変換が行なわれるようにする場合には、メ
モリとして１ライン分のメモリ容量を有するラインメモ
リや、１フィールド分のメモリ容量を有するフィールド
メモリ、１フレ一ム分のメモリ容量を有するフレームメ
モリを増設して行なえばよい。

されるメモリとして、１ライン分のメモリ容量を有する
ラインメモリや、１フィールド分のメモリ容量を有する
フィールドメモリ、１フレ一ム分のメモリ容量を有する
フレームメモリなどが用いられた場合に、Ａ／Ｄ変換器
からの新らしい出力データにおける個々の画素と対応し
ているデータと比較のために用いられる画素の旧データ
は、ラインメモリ内の対応する水平アドレスのもの、あ
るいは、フィールドメモリ内の対応する空間アドレスの
もの、フレームメモリ内の対応する空間アドレスのもの
、すなわち、新データに対して１ライン周期、１フイ一
ド周期、１フレ一ム周期だけ離れている画素のデータが
用いられるようになされるのである。

（効果） 以上、詳細に説明したところから明らかなように、本発
明のＡ／Ｄ変換装置はＡ／Ｄ変換の対象とされているア
ナログ信号に雑音が混入していて入力アナログ信号が変
動していても出力データ中に乱ｈ％律１ちかいごンを士
効論−Ｉ奔間紬トでゆるやかな変動を示すアナログ信号
については急激な出力変動を示すような変換出力を生じ
させることもないのであり、本発明のＡ／Ｄ変換装置に
よれば既述した従来装置における諸欠点がすべて良好に
解消されるのである。

【図面の簡単な説明】

第１図、第３図、第４図及び第７図は＾／Ｄ変換特性例
図側口２図は変動分を有するアナログ信号の波形図、第
５図は本発明のＡ／Ｄ変換装置の一実施例のブロック図
、第６図は説明用の波形図である。 ■・・・アナログ信号の入力端子、２・・・Ａ／Ｄ変換
器、３・・・プリセット機能を有するアップダウンカウ
ンタ、４・・・比較器、５・・・ラッチ回路、６・・・
タイミング信号の発生器、７，１２・・・オア回路、８
・・・インバータ、９・・・Ｊ−にフリップフロップ、
１０．１１・・・アンド回路、 特許出願人　日本ビクター株式会社 代　理　人　弁理士　今　間　孝　生 ｙＯ，歯

Claims (1)

【特許請求の範囲】
1. 必要とされている量子化ステップ数のＮ倍（ただし、Ｎ
   は２に等しいか２よりも大きい実数）の量子化ステップ
   数を有している如きアナログ・デジタル変換器と、前記
   したアナログ・デジタル変換器の出力信号を記憶してお
   く記憶手段と、前記したアナログ・デジタル変換器の出
   力信号と前記した記憶手段に記憶されている信号内容と
   を比較して、両者間の差がＭ（ただし、ＭはＯより大き
   く、前記したＮよりは小さな整数）以下のときは、記憶
   手段における記憶内容をそのままにしておくとともに、
   前記した記憶手段に記憶されている信号を１／Ｎにした
   信号を変換データとして装置から出力させる手段と、前
   記したアナログ・デジタル変換器の出力信号と前記した
   記憶手段に記憶されている信号内容とを比較して、両者
   間の差がＭ（ただし、Ｍは０より大きく、前記したＮよ
   りは小さな整数）より大きいときは、前記したアナログ
   ・デジタル変換器からの出力信号によって記憶手段の記
   憶内容を書換えるとともに、前記したアナログ・デジタ
   ル変換器の出力信号を１／Ｎにした信号を変換データと
   して装置から出力させる手段とを備えてなるアナログ・
   デジタル変換装置