JPS6016038B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴと記す）を主な構成要素とした大容量高速度の記
憶装置に関する。

ＩＧＦＥＴを主な構成要素とし、集積回路化した記憶装
置においては、大容量になるに従って必然的に増加する
ディジツト線の容量を読み出し時に充放電する必要があ
り、この充放電時間が読み出し時間のうち大きな割合を
占めている。

従って高速度にして大容量の記憶装置を得るためにはデ
ィジット線の充放電時間を短か〈する必要がある。その
ためには第１にディジツト線の容量を出来る限り小さく
する。第２に充放電時に大きな電流を流す。第３にディ
ジット線の小さな電圧変化を検出する等の方法が考えら
れる。第１の方法は記憶装置の大容量化と相反する方法
でありしかも記憶素子自体の構造に関係しているため容
易には実現出来ない。第２の方法は記憶素子の電流を流
す能力によって制限されるゆえ記憶素子の種類によって
は実現出来ない。以上の理由により第３の方法、つまり
ディジット線の微小電圧変化を感度良く高速度に検出す
る方法が重要となる。以下従来技術による記憶装置とし
て浮遊ゲートァバランシェ注入型絶縁ゲート電界効果ト
ランジスタ（以下ＦＡＭＯＳと記す）を記憶素子とした
電気的にプログラム可能な読み出し専用記憶装置（以下
ＥＰＲＯＭと記す）を例に説明し欠点を明らかにする。

第１図は従来技術によるＥＰＲＯＭの一部回路図である
。

記憶素子としてディジット線の第１の点Ｂ，，Ｂ８，・
・・・・・Ｂａ，Ｂ２２．・・・・・・に並列に接続さ
れたＦＡＭＯＳ，Ｍ，．，，Ｍ，．２……，Ｍ，２，，
Ｍ２２，・・…・池，．，Ｍａ２，・・・・・・，前記
ＦＡＭＯＳの制御電極に援・競されたＸアドレス線Ｘ，
，Ｘ２，・・・・・・，Ｙアドレスを指定するＹアドレ
ス線Ｙ，，Ｙ２，・・・・・・，前記ＦＡＭＯＳの共通
ドレィンと直列に接続され前記Ｙアドレス線のうち１本
をゲートに接続したＹアドレス切換え用ＩＧＦＥＴＳ，
．，Ｓ，２，・・・…、前記Ｙアドレス切換え用ＩＧＦ
ＥＴの共通ドレィンでディジット線の第２の点Ａ，，ん
，・・・…の電圧を書き込み時に書き込み情報に応じて
充分高くするべく倭銃されたＩＧＦＥＴＱ，．，Ｑ２，
．……，及び書き込み情報線Ｄ，，Ｄ２・・・・・・書
き込み電源Ｐ、書き込み時に電源ＣＣと前記書き込み電
源を分離すべく挿入されたＩＧＦＥＴＱ，２，Ｑ２２，
・・・・・・と同ＩＧＦＥＴＱ，２，Ｑ２２，……のゲ
ートに接続された分離用信号線 タＲ、前記ＩＧＦＥＴ
Ｑ，２，Ｑ２２，・・・・・・のそれぞれのドレィンで
ディジット線の第３の点Ｕ，，Ｕ２，・・・・・．と電
源ＣＣの間に接続される負荷抵抗として働く抵抗成分を
持った素子ＲＬ，，ＲＬ２，……、前記Ｕ，Ｕ２，・…
・・点を入力とした反転増中器１，，１２，・・・Ｚ０
・・・及び前記反転増中器の出力○，，０２，・・・・
・・より構成される。本例の動作は以下のとうりである
。なお本発明と直接関係しない書き込み動作等に関して
は説明を省略する。又説明の都合上ＦＡＭＯＳ，ＩＧＦ
ＥＴは全てＮチャンネル型とし函Ｚ源は正とし、さらに
論理は正論理とする。

読み出し時×アドレス線、Ｙアドレス線の各々１本が“
１”に他が“０”例えばＸ，とＹ，が“１”に他が“０
”になるとＦＡＭＯＳＭ，．・が逝択される。

そのとき同ＦＡＭＯＳＭ，．，に書込れている２情報に
よって同ＦＡＭＯＳＭ，．，が導適するか杏かが決定さ
れる。なお読み出し時には分離用信号線Ｒの信号は“１
”でありＩＧＦＥＴ、Ｑ，２，Ｑ２２，…・・・は導通
しており、逆に書き込みデータ線Ｄ・，Ｄ２，・・…・
の信号は“０”でありＩＧＦＥＴＱ，．，２Ｑ，２，・
・…・は非導通である。逆択されたＦＡＭＯＳＭ，．，
が導適すればディジット線（第１、第２、第３のデジッ
ト線を総称）に付加されている容量ＣＱにたくわえられ
ていた電荷はＦＡＭＯＳＭ，．，を通して放電されディ
ジット線の電圧は低下する。３逆にＦＡＭＯＳＭ，．，
が非導通であればディジツト線の容量は負荷抵抗素子Ｒ
Ｌ，を通して充電され、ディジット線の電圧は上昇する
。

以上の如く滋択されたＦＡＭＯＳＭ，．，の導通非導通
に応じて変化するディジット線の電圧を反転増中器１，
により増３中する事により本記憶装置は機能する。以上
が本例の基本動作であるが、以下に述べる如く従来技術
による本例の如き構成では大容量にして高速度のＥＰＲ
ＯＭを得る事は出来ない。一般にＦＡＭＯＳに流し得る
電流はＦＡＭＯＳを実用的な大きさに制限する限り数十
ムＡから高々百数十山Ａであるが、その電流をＩＯＮ、
負荷抵抗素子の等価抵抗をＲＬ、ディジット線の容量を
Ｃｄ、電源電圧をＶｃｃ、ディジツト線の電圧をＶｄと
し、ＩＧＦＥＴＱ，２及びＩＧＦＥＴＳ，．の抵抗を無
視すれば、充電、つまりＦＡＭＯＳＭ，．，が非導通の
場合Ｖｄ，＝Ｖｃｃ（１一ｅ ｃ雨竜Ｌ） …
…（１１但しディジット線の電圧Ｖｄの初期値（時間ｔ
＝０）は最悪条件を考え０とした。

一方放電、つまりＦＡＭＯＳＭ川が導通の場合Ｖｄ：Ｖ
ｃｃ‐ＲＬＩＯＮ（１一ｅ ｃ前前）…・・・｛２）但
しディジツト線の電圧Ｖｄの初期は最悪条件を考えＶｃ
ｃとした。

と各々表わせる。又‘川２）式より逆にディジット線の
電圧Ｖｄが一定値Ｖｄ＊になるまでの時間を求める事が
出来、例えばＶｃｃ＝５（ｖ），ＲＬ＝５０キロオーム
Ｃｄ＝１０ピコフアラツド、ｌｏＮ＝５０マイク。

アンペア、Ｖｄ＊＝３．５（ｖ）とすれば充電時間に＝
６０２ナノ秒 放電時間Ｗ＝４５８ナノ秒となる。

Ｒし，Ｖｄ＊の値を調整することによって多少は上例の
値より遠くする事は可能であるが電源電圧Ｖｃｃ、デイ
ジット線の容量Ｃｄ、ＦＡＭＯＳの電流ＩＯＮが上例程
度であり限り、大中な速度の向上は望めない。なお反転
増中器１，の動作はディジツト線電圧ＶＱが前記一定値
Ｖｄ＊近くになった事を検出するもので、反転増中器１
，の性能を上げ夕る事によっては本例の動作速度を向上
させる事は出来ない。以上述べた如く従来技術による本
例は大容量にして高速度のＥＰＲＯＭには通さない。本
発明の目的は前述の欠点を除去した大容量化・ して有
効な高速度の記憶装置を提供することにあ○る。本発明
による記憶装置は複数の記憶素子とアドレス線とディジ
ット線と前記記憶素子の記憶内容に応じて変化する前記
ディジット線の電圧を検出するための検出手段とを少な
くとも含む記憶装置５において、前記記憶素子は記憶内
容に応じて記憶素子自体に電流を流し得るか否かが決定
される記憶素子であり、前記検出手段として前記ディジ
ット線を入力とするプッシュプル型反転増中器を設け、
同反転増中器の入力と出力が少なくとも読みｏ出し期間
は抵抗成分を持つ素子を介して短絡されさらに前記入力
の電圧に比べて出力の電圧が電源方向に一定値以上高く
なったとき導適する如く少なくとも１個の絶縁ゲート型
電界効果トランジスタを前記反転増中器の入力と出力の
間に接続して構成される。

次に本発明による−実施例を第２図、第３図および第４
図を参照して説明する。

第２図は本発明による実施例を示す回路図であるが、Ｍ
Ｃと表示した部分は従来技術による記憶回路の回路図第
１図のＭＣと表示した部分と全く同様であるため説明も
省略する。本発明による−実施例の構成は、マトリクス
状に接続された記憶素子としての複数個のＦＡＭＯＳと
アドレス信号に対応して１個のＦＡＭＯＳが逆択されデ
ィジット線ＤＬと電気的に接続される機能ブロックＭＣ
と前記ディジツト線ＤＬを入力とするプッシュプル型反
転増中器ＩＶ、前記ディジット線ＤＬと前記反転増中器
ＩＶの出力Ｓの間に接続された帰還抵抗ＲＦとソースを
前記ディジット線ＤＬにドレィンとゲートを共通に前記
反転増中器の出力Ｓ点の間に接続されたェンハンスメン
ト型の帰還用ＩＧＦＥＴＱＦとにより構成される。なお
図及び説明は１本の出力についてのみ述べるが出力の本
数と同じ個数の回路が必要であることはもちろんである
。次に本発明による実施例の動作を第２図、第３図及び
第４図を参照して説明する。

なお第３図は前記反転増中器ＩＶの入出力特性の略図、
第４図は第２図、第３図に対応する前記ディジット線Ｄ
Ｌと前記反転増中器ＩＶの出力点Ｓの電圧波形の略図で
ある。先ず選択されたＦＡＭＯＳ（ＭＣブロック内）が
非導通であり従ってディジツト線ＤＬが充電される場合
について説明する。

時間ｔ，でアドレスが変わり充電が開始されたとする又
ディジット線ＤＬの電圧ＶｏＬの時間ｔ，での値は最悪
条件を考慮して０（ｖ）とする。その時反転増中器Ｗの
出力電圧Ｖｓは電源ＣＣの電圧Ｖｃｃ又はそれに近い値
となっている（第３図ａ点、第４図ｂｓ点に対応）、こ
の場合〔Ｖｓ一ＶｏＬ〕が帰還用ＩＧＦＥＴＱＦのしき
い値電圧ＶＴｈより充分大きいため、前記婦環用ＩＧＦ
ＥＴＱＦを通して極めて大きな電流がディジツト線ＤＬ
に付加される大きな容量を急速に充蚤すべく流れる。そ
のためディジット線ＤＬの電圧Ｖ。Ｌは急速に上昇する
。なお前記帰還用ＩＧＦＥＴＱＦを通して流れる電流は
後述する如く放電時の動作にはほとんど関係しないこと
が前述の従来技術による例の場合と異なる。そのため帰
還用ＩＧＦＥＴＱＦの等価抵抗値ＲＴは充電に必要なだ
け小さく設計する事が出来る。ディジット線ＤＬの電圧
ＶｏＬが第３図ｂ点に対応する電圧まで上昇すると、第
３図より明らかな如く反転増中器の出力電圧Ｖｓはデイ
ジット線の電圧ＶｏＬの変化の前記反転増中器の増中率
−Ａ倍だけ変化する。

Ａを３０に設計したとすればディジツト線の電圧ＶｏＬ
が０．１（ｖ）変化するのに応じて約３（ｖ）変化する
ことになる。かくしてディジット線の電圧ＶｏＬが上昇
し第３図ｃ点（第４図ＣＯＬ点、時間ら）に達すると〔
Ｖｓ−ＶＤＬ〕が帰還用にＦＥＴＱＦのしきい値電圧Ｖ
Ｔｈと等しくなり帰還用ＩＧＦＥＴＱＦは非導通になる
。従ってこれより先ディジット線の充電する電流は帰還
抵抗ＲＦを通してのみ流れることになる。帰還抵抗ＲＦ
は後述する如く放電時の速度と直接関係しておりＲＦが
大きいほど放電速度が大きい点を考慮すると充電速度の
みを考えて小さくする事は出釆ないこの点に関しては前
述した従来技術による例の負荷抵抗の場合と同様である
。すなわち前記第３図のｃ点に対応するディジット線の
電圧をＶｏＬｃ、反転増中器の出力Ｓの電圧をＶｓｃ、
電源電圧をＶｃｃ、ディジット線の電圧ＶｏＬと反転増
中器の出力電圧Ｖｓが等しくなった時（第３図ｄ点、第
４図ｄｓ，ｄｏＬ点）の電圧をＶｒとおきｃ点に達した
時間を基準にとるとＶＳこＶｒ＋Ａ（Ｖｒ−Ｖ。

ＬＣ）ｅ−申請ｔ＝州誌ｖＴｈｅ誌ｔ ・・…・【３’
と表わせ、振中はほぼ帰還用ＩＧＦＥＴＱＦのしきし、
値電圧ＶＴｈとなり、時定数は単純なＣＲに比べてほぼ
反転増中器の増中率Ａ分の１と極めて小さく、従って従
来技術による例での‘１１式と比較して明らかな如く極
めて高速度である。

以上の如くにデイジット線の充電が完了すると、ディジ
ツト線の電圧と反転増中器の出力の電圧が一致した点で
，平衡する。次にアドレスが変わり（第４図りこ対応）
導適するＦＡＭＯＳ遊選択されるとＦＮＭＯＳの電流Ｉ
ＯＮによってディジット線の容量が放電されディジット
線の電圧は低下してゆくこの場合についてはｖ判ｒ十誌
ＲＦ●ＩＯＮ（・−ｅ−声完全ｔ） …【４｝の如
く表わせ、振中はほぼＲＦ＋ＩＯＮとなり時定数は充電
の場合と同様にほぼ三空三となる。

この場合も前２’式と比較して明らかな如く極めて高速
度である。以上、ディジット線の電圧の初期値が０（ｖ
）から主として帰還用ＩＧＦＥＴＱＦを通して充電され
、さらに帰還抵抗ＲＦを通して充電され次にＦＡＭＯＳ
が導通し放電される過程とそれに供つて変化する反転増
中器の出力電圧について述べたが、そのいづれの過程に
おいても従来技術による例に比べて著しく高速度に動作
する。

この点をより明確にするため具体的に数値を設定して説
明する。デイジット線の容量Ｃｄ＝１０ピコフアランド
電源電圧 Ｖｃｃ＝５（ｖ）帰還用ＩＧＦＥＴＱ
Ｆの導適時の等価抵抗Ｒｇ＝２キロ（Ｑ） 帰還用抵抗 ＲＦ＝５０キロ（０）反転増中器の
増中率 Ａ＝３０ と仮定すれば 帰還用にＦＥＴＱＦを通しての充電時間３２０ナノ秒帰
還抵抗ＲＦを通しての充電時間ニ１７ナノ秒ＦＡＭＯＳ
を通しての放電時間ニ１７ナノ秒となり従来技術による
例の場合に比べて１針音〜２７倍も高度であることが判
る。

反転増中器は、いかなる構成であっても機能するが、反
転増中器の出力抵抗は低い程、反転増中器の入力と出力
間の容量が小さく等価的に入力部に付くミラー容量が小
さいほど好ましい。

又増中器は発振を起さぬ範囲で大きい事が望ましい。以
上の条件を満たすべく採用したものが本実施例のプッシ
ュプル型反転増中器である。通常のＢ／Ｄ型ィンバータ
（第２図Ｑ，，Ｑ２によって構成されているインバータ
）では出力抵抗を小さくするために負荷用ＩＧＦＥＴ（
第２図Ｑ，）が大きくなり、増中率を大きくするため駆
動用ＩＧＦＥＴ（第２図Ｑ２）は更に大きくなる（増中
率は一般に駆動用にＦＥＴと負荷用ＩＧＦＥＴの大きさ
の比の関数で比を大きくすると増中率も大きくなる）そ
のため必然的に入力と出力つまり第２図ＤＬとＵ点の間
に付加される容量が増え、この容量はＤＬ点からみた場
合増中率倍されるため極めて大きな影響を得える（ミラ
ー効果）本実施例で採用したプッシュプル型反転増中器
では以上の欠点が最小限におさえられ得る。

つまり入力と出力の間の容量は第２図Ｑ２とＱ４の大き
さによって決定されるが、Ｑ，とＱ２によって構成され
るィンバータは浅いディプレーション型ＩＧＦＥＴＱ３
を駆動するのみであるから負荷容量は比較的少なく、従
ってＱ，は小さくする事が出釆、増中率を上げるためＱ
，とＱ２の比を大きくしたとしても、Ｑ２はそれほど大
きくする必要がない。又Ｑ３が浅いディプレーション型
ＩＧＦＥＴであり、しかもＱ４が導適する時Ｑ３のゲー
トには電流を小さくする様な電圧が印加されるゆえＱ４
とＱ３の大きさの比を大きくする必要はない。従ってお
およそＱ２とＱの和で決定される入力と出力の間の容量
はＱ２，Ｑ４が小さいため充分小さく出来そのためミラ
ー効果の影響を小さく出来しかも出力抵抗の小さい本発
明に好適な高速度の反転増中器となる。

以上詳述したごとく本発明による記憶装置は完全にスタ
ティックに動作するためタイミング信号等は全く不要で
あり、しかも帰還用ＩＧＦＥＴの作ク用により反転増中
器の最も高感度の点に自動的にバイアスされるためディ
ジット線のわずかな電圧変動も検出される。

そのため極めて高速度に動作する記憶装置を提供出来る
。

なお本発明はスタティック型にして大０容量高速度の記
憶装置に通しており、さらには記憶素子の導適時の電流
を大きくとれないような記憶装置例えばＥＰＲＯＭに好
適である。以上の実施例はＥＰＲＯＭを例にとり説明し
たが記憶素子がその導通、非導通によって動作するも夕
のである限り本発明は有効であり従ってＥＰＲＯＭに限
るものではない。

又反転増中器の構成については前述の説明でも省略した
如く特に制限するものではないし、帰還用抵抗について
は純抵抗である必要もなく、ディプレツション型にＦＥ
Ｔ等若０千の非線型の子であってもよいことはもちろん
である。またプッシュプル型反転増中器を構成する帰還
用にＦＥＴは浅いディプレーション型に限らずェンハン
スメント型、またディプレーション型ＩＧＦＥＴでもよ
い。

【図面の簡単な説明】

第１図は従来技術による記憶装億の一部回路図、第２図
は本発明による記憶装置の一実施例を示す回路図、第３
図は反転増中器ＩＶの入出力特性を示す概略図、第４図
は動作説明に用いる各部の電圧波形の概略図である。 図中Ｑ，．，Ｑ，２，Ｓ，，，Ｓ比はＩＧＦＥＴ、Ｍ，
，，，Ｍ，．２，Ｍ財，，Ｍ．２２はＦＡＭＯＳ、１，
は反転増中器、Ｒ，．は負荷抵抗素子である。繁′図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. １ 複数の記憶素子とアドレス線とデイジツト線と前記
   記憶素子の記憶内容に応じて変化する前記デイジツト線
   の電圧を検出するための検出手段とを少なくとも含む記
   憶装置において、前記記憶素子は記憶内容に応じて前記
   記憶素子自体に電流を流し得るか否かが決定される記憶
   素子であり前記検出手段として前記デイジツト線を入力
   する反転増巾器を設け、同反転増巾器の入力と出力が少
   なくとも読み出し期間は抵抗成分を持つ素子を介して短
   絡され、さらに前記入力の電圧に比べて出力の電圧が電
   源方向の一定値以上高くなつた時導通する如く少なくと
   も１個の絶縁ゲート型電界効果トランジスタを前記反転
   増巾器の入力と出力の間に接続した構成において前記反
   転増巾器としてプツシユプル型反転増巾器を用いること
   を特徴とする記憶装置。