JPH01173384A - プリチャージ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は例えばメモリ回路のプリチャージ回路、特に
高速化プリチャージ回路に関するものである。

［従来の技術］ 近年スタティックメモリ（ＳＲＡＭ）の高速化への要望
が増大した結果、メモリへのデータ書込み及び読出し動
作と前後してビット線（又はデジット線ともいう）を所
定の電位、例えば電源電圧よりも一定電圧だけ低い電位
で一般にハーフレベルと称される電位に初期化を行なう
、いわゆるプリチャージ回路駆動によって高速化を実現
する技術が研究されている。

例えば小林、注口等による［スタンバイ消費電力がｌＯ
マイクロワットの２５６Ｋ　０ＭＯ８ＳＲＡＭＪ　　（
Ａ１０−ｕ　Ｗ　５ｔａｎｄｂｙ　Ｐｏｗｅｒ　２５Ｂ
Ｋ　０ＭＯ８ＳＲＡＭ”　　；　ＩＥＥＥＪＯＵＲＮＡ
Ｌ　ＯＦ　５ＯＬＩＤ−８ＴＡＴＥ　ＣＩＲＣＵＩＴＳ
、ＶＯＬ、５Ｃ−２０゜Ｎｏ、　５．　Ｏｃｔ、１９８
５）にこのプリチャージ技術は開示されている。

第３図は上記文献に示されたメモリ部分を含む従来のプ
リチャージ回路図である。同図において１は信号ｄのビ
ット線、１′は信号ｄと相補な信号Ｊのビット線、２は
電源電圧の入力端子、３、。

３゜、３　はそれぞれ制御信号φ　、φ２．φ３の入力
端子、２０１は従来のプリチャージ回路、２０２はメモ
リセルである。プリチャージ回路２０１はビット線の電
圧上昇を制限する電圧制限手段であるＰＭＯ８ＦＥＴ２
９と、制御信号φ　、φ２によってオン・オフするスイ
ッチ手段であるＰＭＯ８ＦＥＴ２１゜２２．２４．２５
と、制御信号φ　、φ　によってそれぞれビット線１及
び１′間のイコライザとして動作するＰＭＯ９ＦＥＴ２
７及びＮＨＯ２ＦＥＴ２８と、ビット線１及び１′の電
位安定化のため通常導通しているＰＭＯＳＦＥＴ２３　
、２６とより構成されている。

第４図は第３図の回路動作の説明を容易にするための簡
略化された従来のプリチャージ部分回路図である。同図
において１〜２は第３図の回路と全く同一のものである
。３は制御信号φの入力端子、１１はスイッチ手段であ
るＰＭＯ８ＰＥＴ　（以下ＰＥＴと省略する）、１２は
電圧制限手段であるＰＭＯ３ＦＥＴ（以下ＰＥＴと省略
する）、１３は信号ｄのビット線の接地点に対する等価
容量である。以下第４図の回路について説明をする。電
圧制限手段であるＰＥＴ１２のソースは入力端子２を介
して電源電圧に、またそのゲートはドレインに接続され
る。ＦＥＴ１２のドレインはＦＥＴＩＩのソースに直列
形態に接続される。スイッチ手段であるＰＥＴＩＩのゲ
ートには入力端子３を介して制御信号φが入力され、そ
のドレインは信号ｄのビット線１に接続される。ビット
線１は接地点に対して等価容量１３を有する。いまＰＥ
Ｔ１２のドレインをノードＢ１ノードＡの電位をＶ　　
５ＰＥＴＩＩのドレインをノードＢ１ノードＢの電位を
Ｖ　１電源電圧をＶ　　５ＰＥＴＬＩ、１２のスレＤＤ ッショルド電圧をＶＴとする。

第５図は第４図の動作を説明するための波形図である。

同図においてはシミュレーションによる制御信号φとノ
ード電圧Ｖ　及びＶＢの動作波形を示している。以下第
５図を参照して第４図の回路動作を説明する。

いま初期状態においてノードＢの電位ｖ　５即ちビット
線１の電位が接地電位のＯｖであるとする。また制御信
号φはＨレベル即ち電源電圧ＶＤＤとする。従ってＰＥ
ＴＩＩはカットオフとなり、ＰＥＴ１２はオンとなるか
らノードＡの電圧ＶＡは入力端子２より電源電圧により
Ｈレベルにチャージアップされている。いまＰＥ７１２
のゲート・ソース間電圧をＶ　　とすると、ノードＡの
電圧ＶＡは一般的に ＶＡ　”＝ｖＤＤ−ＶＣ８１２”””（１）である。い
ま初期状態ではＶ　　はＰＥＴ　ｌ　ｌ及びＦＥＴ１２
のスレッショルド電圧ＶＴと等しく、ＶＧＳ１２＝　Ｖ
Ｔとなるため（１）式はＶ　　　−Ｖ　　　−Ｖ　　　
　　　・・・・・・・・・（ＩＡ）ＤＤＴ となっている。

次に制御信号φがＬレベル即ちＯＶに変化すると、ＰＥ
ＴＩＩがオンとなリノードＡの電圧ＶＡが低下し、引続
きＰＥＴ１２もオンとなるので、信゛号ｄのビット線１
を介して等価容量１３にプリチャージ電流が流れ始める
。この時ＰＨＴＩＩのゲート・ソース間電圧Ｖ　　は、
ＰＥＴ１２のドレイン・ソース間電ＳＩＬ 圧をＶ　　とすると、 ＤＳ１２ ｖ−ｖ−ｖ−ｖ　　　　　・・・・・・（２）ＧＳＩＩ
　　　Ａ　　　ＤＤ　　　ＤＳ１２となる。またＦＥＴ
ＩＩのドレイン・ソース間電圧をＶ　　とすると、ＦＥ
Ｔ１２のゲート・ソース間電圧ＳＩＩ ■　　は、Ｖ　諺Ｖ　　　＋Ｖ　　であるためＧ５１２
　　　　Ａ　　　ＤＳＩＩ　　　Ｂｖ　　　−ｖ　　−
ｖ　　−ｖ　　−ｖ　　　−ｖＧＳ１２　　　ＤＤ　　
　Ａ　　　ＤＤ　　　ＤＳＩＩ　　　Ｂ・・・・・・（
３） となる。即ちＦＥＴＩＩとＦＥＴ１２は直列形態に接続
されている結果、いずれか一方のドレイン・ソース間電
圧降下が増加すると他方のゲート・ソース間電圧が減少
する負帰還動作をすることが（２）　、　（３）式によ
り示される。

またＦＥＴ１２はゲートとドレインが接続されているの
で飽和状態であり、小電流に対しても比較的大きな電圧
降下が生じる。一方プリチャージの開始初期においては
、ノード電圧ＶＢはＶＢ≧Ｏｖであり、ＦＥＴＩ　ｌの
ゲートとドレインの電位はほぼ等しくｖ　　≧Ｖ　　と
なるから、ＦＥＴ１１もまたＧ５１１　　　　ＤＳｌｌ 飽和状態となり、ＦＥＴ１２と同程度の電圧降下を生じ
る。プリチャージ初期においてはＦＥＴＩＩ及び１２の
ドレイン・ソース間電圧降下は共に比較的大きく、この
一方のＰＥＴの電圧降下が他方のＰＥＴのゲート・ソー
ス間電圧を減少させる結果、直列形態に接続されたＦＥ
ＴＩＩ及び１２を通って流れるプリチャージ電流は比較
的小さな値となる。

第５図に示されるように時間経過とともに、プリチャー
ジが進行しててゆくと、等価容量１３にチャージが蓄積
されノード電圧Ｖ　及びＶＢは次第に上昇してゆく。こ
のノード電圧Ｖ　及びＶＢが上昇してゆくとＦＥＴ１２
のゲートφソース間電圧Ｖ　　は（３）式に示される関
係式により値が小さＳ１２ くなる。従ってＰＥＴ１２のコンダクタンスも小さくな
り、プリチャージ電流は次第に減少してゆく。

またＦＥＴＩＩについてはゲート中電圧２間電圧Ｖ　　
は（２）式によりノード電圧ＶＡに等しいかＧＳＩＩ ら、ＶＡの上昇とともにその値が大きくなり、非飽和状
態となる。従ってプリチャージ電流の減少にしたがって
、このプリチャージ電流による電圧降下であるドレイン
・ソース間電圧Ｖ　　も減少ＳＩＩ する。さらにノード電圧ＶＡが上昇して（ＩＡ）式で示
されるＶ　−ｖＤＤ−ｖＴになるとＦＥＴ１２はカット
オフとなりプリチャージは終了する。このプリチャージ
終了の状態ではＰＥＴ１１は非飽和状態で、ドレイン・
ソース間の電圧降下は零となる。即ちｖ　　　−ｏｖで
あるのでノード電圧ＶＢは５ＩＩ ｖ　　　−ｖ　　　−ｖ　　　　　−ｖ　　　−ｖ　　
　−ｖＢ　　　　　Ａ　　　　　ＤＳＩＩ　　　　Ａ　
　　　　ＤＤ　　　　Ｔ・・・・・・（４） となる。

このようにＰＥＴ１２は電圧制限手段として動作し、プ
リチャージの最終時にカットオフになりプリチャージを
終了させるので、ノード電圧ＶＢ即ち信号ｄのビット線
の電位はハーフレベルであるｖＤＤＶＴにプリチャージ
される。

［発明が解決しようとする問題点コ 上記のような従来のプリチャージ回路では、プリチャー
ジ電流値が小さいため、ビット線の分布容量をチャージ
するのにかなり時間を要し、高速なプリチャージ動作が
できなかった。また電流増幅率の大きいＭＯＳ　ＰＥＴ
を用いてプリチャージ電流を大きくすると、ビット線の
分布容量が増大し、メモリセルについての情報読出しや
情報書込みの高速動作が損われるという問題点を有して
いた。

従って高速で動作する記憶回路に適したプリチャージ回
路は得られなかった。

この発明は以上述べた問題点を除去して、電流増幅率の
小さなＭＯＳ　ＦＥＴで回路を構成しても、十分高速で
ハーフレベルまでプリチャージを行なうプリチャージ回
路を提供することを目的とする。

［問題点を解決するための手段］ この発明に係るプリチャージ回路は、制御信号によって
オン・オフされるスイッチ手段である第１のＭＯＳ　ｒ
’ＥＴと前記第１のＭＯＳ　ＦＥＴと直列に接続され電
圧制御手段として動作する第２のＭＯＳ　ＰＥＴのゲー
トをプリチャージされるビット線の容量に直接接続する
ように構成した。またプリチャージ開始の初期状態では
電源電圧側に接続される前記第１もしくは第２のＭＯＳ
　ＰＥＴが非飽和状態となるような回路定数を有する回
路を具備したことにより、電流増幅率の小さなＭＯＳ　
ＦＥＴを使用しても高速で動作するプリチャージ回路を
実現することができる。

［作用コ この発明においては、制御信号によってオン・オフのス
イッチ動作を行なう第１のＭＯＳ　ＰＥＴと、該第１の
ＭＯＳ　ＰＥＴと直列に接続され電圧制御動作を行なう
第２のＭＯＳ　ＰＥＴのゲートをプリチャージを要する
ビット線に直接接続し、且つプリチャージの開始初期に
電源電圧側に接続される前記第１もしくは第２のＭＯＳ
　ＰＥＴを非飽和状態とした。そのため従来と同じ電流
増幅率のＭＯＳ　ＰＥＴを使用しても、プリチャージ開
始初期におけるプリチャージ電流を従来回路よりも増大
することができる。

その結果従来よりも高速でハーフレベルのプリチャージ
を実現することが可能となり、高速動作を要する記憶回
路等に適したプリチャージ回路を得ることができる。

［実施例］ 第１図は本発明に係るプリチャージ部分回路図である。

同図において１〜３．１１〜Ｉ３は、第４図の従来の回
路と全く同一のものである。またノードＡがＰＥＴ１２
のドレイン、ノードＢがＦＥＴＩＩのドレインを示すこ
とも第４図と同一である。第１図の回路における特徴は
、ＰＥＴ１２のゲートがノードＢ即ち信号ｄのビット線
に直接接続されていることである。

第２図は第１図の動作を説明するための波形図である。

同図においては、ＦＥＴ１１及びＰＥＴ１２の電流増幅
率とスレッショルド電圧ｖＴとを同程度とし、シミュレ
ーションによる制御信号φとノードＡ及びノードＢの電
位であるＶ　及びＶＢの動作波形を示している。なお図
中破線で示したｖＢ′は比較のため同一条件で第４図の
従来回路にてシミュレーションを行ったノードＢの電圧
である。

以下第２図を参照して第１図の回路動作を説明する。

いま初期状態において、ノードＢの電位ＶＢ即ちビット
線１の電位が接地電位のＯＶであるとする。また制御信
号φはＨレベル即ち電源電圧ＶＤＤである。従ってＦＥ
ＴＩＬはカットオフである。いまノードＢの電位ＶＢが
Ｏｖであり、ＰＥＴ１２のゲートはノードＢに接続され
ているので、ＦＥＴ１２のゲート・ソース間電圧Ｖ　　
はｖ　　−■　となりＧ５１２　　　ＧＳＬ２　　　Ｄ
Ｄ ＰＥＴ１２はオン状態であり、ノードＡの電位ＶＡは電
源電圧ＶＤＤまでチャージアップされている。

次に制御信号φがＬレベル即ちＯｖに変化すると、ＰＥ
ＴＩＩもオンとなり、ビット線１を介して等価容ｆｎ１
３にプリチャージ電流が流れ始める。この状態ではＦＥ
Ｔ１２のゲート・ソース間電圧”Ｇ５１２は、ＰＥＴ１
２及びＰＥＴＩＩのドレイン・ソース間電圧をそれぞれ
ｖＤＳ１２”　ＤＳＩＩとすルト・Ｖ　　　　　−Ｖ　
　　　　＋Ｖ　　　　　　　　・・・・・・（５）ＧＳ
１２　　　　　ＤＳ１２　　　　ＤＳＩＩとなる。従っ
てＶ　　がＦＥＴＩＩ及びＰＥＴ１２のスレＳｌｌ ッショルド電圧Ｖ　より大きく、ｖ　　＞Ｖ　でＴ　　
　　　　　　ＤＳＩＩ　　　Ｔ あれば（５）式によりＰＥＴ１２は非飽和状態となる。

一方ＰＥＴＩＩについてプリチャージ開始初期にはＶ　
　　−Ｖ　　　＋Ｖ　　≧Ｖ　　　・・・（６）ＧＳＩ
Ｉ　　　ＤＳＩＩ　　　Ｂ　　　ＤＳＩＩとなる。従っ
てＰＥＴＩＩは飽和状態である。

上記プリチャージ初期状態において、（５）式と（６）
式よりＶＧＳ１２〉ＶＣ８ＩＩとなるからＰＥＴＩＩと
ＰＥＴ１２の電流増幅率を同程度とすれば、ＰＥＴ１２
のコンダクタンスの方がＰＥＴＩＩの値より大きくなる
。

そのためプリチャージ開始初期では第２図に示されるよ
うにＦＥＴＩＩとＰＥＴ１２のドレイン・ソース間に発
生する電圧降下は、ＰＥＴＩＩの方がやや大きくなるよ
うに電源電圧ＶＤＤを分圧する。その結果ＦＥＴＩＩの
ドレイン◆ソース間電圧Ｖ　　は５ＩＩ Ｖ　　　＞１／２　Ｖ　　＞Ｖ　　　＞Ｖ　　　・（７
）ＤＳＩＩ　　　　　ＤＤ　　　ＤＳ１２　　　Ｔとな
る。それ故プリチャージ開始初期においてＰＥＴ　ｌ　
２を非飽和状態とすることができる。

第１図におけるＦＥＴ１２のゲート−ソース間電圧Ｖ　
　はゲートがノードＢに接続されているためＶ−Ｖ−Ｖ
　　　　　　・・・・・・（８）ＧＳ１２　　　ＤＤ　
　　Ｂ となる。従って第４図で説明された（３）式で示される
値よりＰＥＴＩＩの電圧降下Ｖ　　だけ大きい。

ＤＳＩＩ またビット線１と接続されるＦＥＴＩＩのゲート・ソー
ス間電圧Ｖ　　はＶ−Ｖ−Ｖ　　　となりＧＳＩＩ　　
　ＧＳＩＩ　　　ＤＤ　　　ＤＳ１２（２）式と同じ関
係となる。即ちＰＥＴ１２のドレイン・ソース間電圧が
増加するとＶ　　は減少する関Ｓ１１ 係にある。しかし第１図のＰＥＴ１２は前述したように
非飽和状態となっており、第４図の従来回路ではＦＥＴ
１２は飽和状態であるので、同一の電流増幅率の場合第
１図のＰＥＴ１２の方がその電圧降下Ｖ　　は小さい。

この電圧降下Ｖ　　を小さくでＤＳ１２　　　　　　　
　　　　　　ＤＳ１２きることから、第１図の回路のＦ
ＥＴＩＩのゲート・ソース間電圧Ｖ　　を従来回路より
大きくするこＧＳＩＩ とができる。このようにプリチャージ開始初期において
はビット線１に直列に接続されているＦＥＴ１１及びＰ
ＥＴ１２のゲート・ソース間電圧”ＧＳＩＩ及びＶ　　
を共に従来回路のものより大きくしてＳ１２ コンダクタンスを増加できる。したがって従来より大き
なプリチャージ電流を流すことができ、高速なプリチャ
ージが可能となる。

プリチャージがさらに進行し、第２図に示すノード電圧
ＶＢが上昇すると、ＰＥＴＬ２のゲート・ソース間電圧
Ｖ　　は（８）式で示されるように減少Ｓ１２ し、ＰＥＴ１２のコンダクタンスは小さくなる。そしテ
ノード電圧Ｖ　がｖ　ｍ−ｖＤＤ−ＶＴになるとＢ ＦＥＴ１２のゲート・ソース間電圧Ｖ　　がＶ　　−Ｇ
Ｓ１２　　　ＧＳＬ２ ＶＴとなるのでＰＥＴ１２はカットオフとなりプリチャ
ージは終了する。このようにビット線１をハーフレベル
ＶＤＤ−ＶＴにプリチャージすることができる。そして
第２図におけるビット線の電位ＶＢと破線で示される従
来回路の電位Ｖ　′とのチャ−ジ曲線を比較すると明ら
かであるように、従来と同程度のＦＥＴによって第１図
の回路を構成しても従来回路よりも高速なプリチャージ
が可能となる。なお上記説明においてはビット線１が単
一なものとしてなされたが、本発明のプリチャージ回路
は相補ビット線対１及び１′をプリチャージするものに
おいても同様の効果をもつものである。

第６図はメモリ部分を含む本発明に係る第１のプリチャ
ージ回路図である。同図において１は信号ｄのビット線
、１′は信号ｄと相補な信号Ｊのビット線であり、ビッ
ト線１と１′とは相補ビット線対を形成している。また
２、２′は電源電圧入力端子、３は制御信号φの入力端
子、２０２はメモリセル、４０１は本発明の第１のプリ
チャージ回路である。プリチャージ回路４０１はＦＥＴ
４１とＦＥＴ４２より成るビット線１ヘブリチヤージ部
１０１と、ＦＥＴ４３とＦＥＴ４４より成るビット線１
′へのプリチャージ部１０２とイコライザとして動作す
るＦＥＴ４５とを内蔵している。プリチャージ部１０１
゜１０２はそれぞれ第１図において説明した２つのＰＥ
Ｔを内蔵している。即ち電源電圧端子に接続され電圧制
限手段として動作するＦＥＴ４２及びＦＥＴ４４と、相
補ビット線対にそれぞれ接続されスイッチ手段として動
作するＦＥＴ４１及びＦＥＴ４３を内蔵する。

そしてスイッチ手段であるＦＥＴ４１及びｒ’ＥＴ４３
のゲートには共通に制御信号φが入力端子３より供給さ
れる。第１図と同様にＦＥＴ４２のドレインとＦＥＴ４
１のソース、ＦＥＴ４４のドレインとｌ’ＥＴ４３のソ
ース、ＦＥＴ４２のゲートとＦＥＴ４１のドレイン、Ｆ
ＥＴ４４のゲートとＦＥＴ４３のドレインがそれぞれ接
続されている。ＦＥＴ４５のゲートには制御信号φが入
力端子３より供給され、該ＰＥＴ４５のドレイン及びソ
ースはそれぞれ相補ビット線対１及び１′に接続されて
いる。

第６図の回路動作を説明する。いま制御信号φか電源電
圧ＶＤＤからＯＶに変化したとすると、イコライザであ
るＦＥＴ４５はオン状態となる。また相補ビット線対１
及び１′は一方がＬレベルであれば他方はＨレベルとな
っている。いま信号ｄのビット線１がＬレベルであると
すると、制御信号φがＬレベルに変化したため、第１図
において説明したようにプリチャージ部Ｌｏｔはプリチ
ャージ動作を開始する。同時にＦＥＴ４５がオンとなっ
ているため、Ｈレベル側のビット線１′の電荷とＨレベ
ル側プリチャージ部１０２を経由した電荷もＬレベル側
のビット線１に供給される。従ってチャージ電流が増大
するので、第１図の回路より高速なプリチャージ動作が
実現できる。

第７図は本発明に係る第２のプリチャージ部分回路図で
ある。同図において１〜３及び１３は第１図の回路と全
く同一のものである。５１は、スイッチ手段であるＰＵ
Ｔ　、　５２は電圧制御手段であるＰＥＴである。第７
図の回路が第１図の回路と相異する点は、スイッチ手段
であるＦＥＴ５１が電源電圧側に接続され、電圧制限手
段であるＦＥＴ５２がビット線側に接続されていること
である。第７図においても電圧制限手段であるＦＥＴ５
２のゲートはビット線１に直接接続されている。ＦＥＴ
５１のゲートには入力端子３を介し制御信号φが供給さ
れ、ソースには入力端子２を介して電源電圧が供給され
、ドレインはＦＥＴ５２のソースに接続されている。Ｆ
ＥＴ５２のゲート及びドレインは共通にビット線１に接
続される。ビット線１は接地点に対して等価容量１３を
有する。第７図においてＦＥＴ５１のドレインをノード
Ａ、　ＦＥＴ５２のドレインをノードＢ１ノードＡの電
位をｖ　１ノードＢの電位、即ちビット線Ｉの電位をＶ
　　、ＦＥＴ５１のゲート・ソース間電圧をｖ　　１ド
レイン・ソース間電圧をＶ、８５□、Ｓ５１ ＦＥＴ５２のゲート・ソース間電圧をｖ　　１　ドレイ
Ｓ５２ ン・ソース間電圧をｖ　　１電源電圧をｖＤＤとすＳ５
２ る。

第８図は第７図の動作を説明するための波形図である。

同図においては２つのＦＥＴ５１及び５２の電流増幅率
とスレッショルド電圧ＶＴを同程度としたときの、制御
信号φとノード電圧ｖＡ及びＶＢのシミュレーション動
作波形を示している。また図中破線で示したＶ　′は比
較のために同一条件で第４図の従来回路にてシミュレー
ションを行ったノードＢの電圧である。以下、第８図を
参照して第７図の回路動作を説明する。

いま初期状態において、ノードＢの電位ＶＢ即ちピッド
線１の電位がＯＶであるとする。この時制御信号φはＨ
レベルであるからＦＥＴ５１はカットオフとなっている
。従ってノードＡの電荷はＦＥＴ５２によってビット線
１に放電されており、ＦＥＴ５２のゲートとドインが接
続されているのでノードＡの電位ＶＡは第８図に示され
るようにＶ−Ｖ’−Ｖ　　　　−Ｖ　　　　　　−−−
−・−（９）Ａ　　　　　Ｔ　　　　　　　Ｇ５５２　
　　　　ＤＳ５２となっている。ここでＶ　′はＦＥＴ
５２のバックμイアスによるスレッショルド電圧であり
、順方向のスレッショルド電圧ｖＴよりやや大きな値で
ある。

次に制御信号φがＨレベルからＬレベルに変化するとＦ
ＥＴ５１はオン状態となりプリチャージは開始される。

この時ＰＥＴ５２はドレインとゲートが直結されている
のでＦＥＴ５２のゲート・ソース間電圧Ｖは Ｖ　　　−Ｖ　　　＞Ｖ　　　　　・・・・・・（１０
）ＧＳ５２　　　　　ＤＳ５２　　　　　Ｔとなる。ま
たＦＥＴ５１のゲート・ソース間電圧Ｖは ＧＳ５１　　　ＤＳ５１　　　ＤＳ５２　　　ＤＳ５１
＋ＶＴ　”’　（１１）ｖ　−ｖ　＋ｖ　＞ｖ となる。従ってＦＥＴ５１はプリチャージ期間中非飽和
状態となり、ＦＥＴ５１の電圧降下は比較的小さなもの
となる。ここでこのプリチャージ初期における第７図の
回路動作を第４図の従来回路のものと比較すると、電源
電圧側に接続されるスイッチ手段であるＦＥＴ５１のゲ
ート・ソース間電圧Ｖ。Ｓ５１はＶ　　−■　となって
いる。一方従来のスイツＧ５５１　　　ＤＤ チ手段のＦＥＴＩＩのゲート・ソース間電圧Ｖ　　は５
ＩＩ （２）式によりＶＧｓｌｌ−ｖＤＤ−ｖＤｓ１２となっ
ているので、第７図のＶ　　の方が他方のＰＥＴ１２の
ドレＳ５１ イン・ソース間電圧降下Ｖ　　だけ大きな値となりＳ１
２ っている。また電圧制限手段であるＦＥＴ５２のゲート
・ソース間電圧Ｖ　　は Ｖ　　　−Ｖ　　−Ｖ　　　−Ｖ　　　−（１２）ＧＳ
５２　　　ＤＤ　　　Ｓ３５１　　　Ｂとなり、（１２
）式は（３）式と同一形式の式となる。

しかしＦＥＴ５Ｌは非飽和状態であるために、ドレイン
拳ソース間の電圧降下Ｖ　　が小さいのに比較Ｓ５１ して、従来回路のＰＥＴＩＩは飽和状態であるので同じ
電圧降下Ｖ　　はＶ　　より大きい。従ってＤＳＩＩ　
　　ＤＳ５１ （１２）式のＶ　　は（３）式のＶ　　よりも値が太き
Ｇ５５２　　　　　　　ＧＳＬ２ （１）。従ってプリチャージの初期において、従来と同
程度の電流増幅率をもつＰＥＴを使用しても太きなプリ
チャージ電流を流すことが可能となり、高速なプリチャ
ージ動作を行なうことができる。

第８図に示されるように時間の経過とともにプリチャー
ジが進行してゆくと、ノードＡの電位■　はほぼ電源電
圧ＶＤＤまで上昇する。またノードＢの電位ＶＢも上昇
してゆくので、ノードＡとノードＢの電位差がＦＥＴ５
２のスレッショルド電圧■　に等しくなり、ＶＡ−ＶＢ
−ＶＴとなるとＦＥＴ５２のゲート・ソース間電圧Ｖ　
　はＶＧＳ５２　　　Ｇ５５２− ＶＴとなるからＦＥＴ５２はカットオフとなり、プリチ
ャージは終了する。このプリチャージ終了時のビット線
１の電位、即ちノードＢの電位ＶＢはＶＢ−ＶＤＤ−Ｖ
Ｔのハーフレベルにプリチャージされ、しかも従来の回
路における同じ電位ｖＢ′よりも高速にプリチャージ動
作を終了することができる。

第９図はメモリ部分を含む本発明に係る第２のプリチャ
ージ回路図である。同図において１゜１’、２．２’、
３及び２０２は第６図の回路と全く同一のものである。

６０１は本発明の第２のプリチャージ回路であり、ＰＥ
ＴＡＬとＦＥＴＢ２とより成るビット線１へのプリチャ
ージ部１０３と、ＦＥＴＢ３とＦＥＴｌ３４より成るビ
ット線１′へのプリチャージ部１０４と、イコライザと
して動作するＦＥＴＢ５を内蔵している。プリチャージ
部１０３と１０４はそれぞれ第７図において説明した２
つのＰＥＴを内蔵している。即ち電源電圧端子に接続さ
れ、スイッチ手段として動作するＦＥＴ６１及びＦＥＴ
８２と、相補ビット線対にそれぞれ接続され電圧制限手
段として動作するＦＥＴＢ２及びＦＥＴＢ４とを内蔵す
る。そしてスイッチ手段であるＰＥＴｌ１ｉｌとＦＥＴ
Ｂ３及びイコライザであるＦＥＴＢ５に入力端子３より
制御信号φが供給される。また第７図と同様にＰＥＴＡ
ＬのドレインとＦＥＴ６２のソース、ＦＥＴ６３のドレ
インとＦＥＴＢ４のソース、ＦＥＴ８２のゲートとドレ
イン、ＦＥＴＢ４のゲートとドレインがそれぞれ接続さ
れている。プリチャージ部１０３及び１０４の動作は第
７図において説明したものと同一であるため省略する。

またイコライザであるＦＥＴＢ５の動作についても第６
図の回路において説明した通りＬレベルとなるビット線
のプリチャージを高速化する役目を果たしている。

従って第９図の回路は相補ビット線対の高速プリチャー
ジ回路としての機能を有する。

第１０図は本発明に係る第３のプリチャージ回路図であ
る。同図において１．１’　、２．２’　、３は第９図
の回路と全く同一のものである。６０３は本発明の第３
のプリチャージ回路であり、第９図のプリチャージ回路
６０１に内蔵される回路に追加してスイッチ手段である
ＰＥＴＢＩ及びＰＥＴｌ３３にそれぞれ並列にＦＥＴＢ
　Ｂ及びＦＥＴ８７を設けたものである。

ＦＥＴＢ６およびＦＥＴ８７は通常オンとなっており、
プリチャージ期間以外の動作期間においてビット線対１
及び１′の電位を安定化させることができる。

なお上記実施例においては電源電圧ＶＤＤを正の電圧と
想定したため、電圧制限手段としてのＰＥＴ例えばＰＥ
７１２とスイッチ手段としてのＰＥＴ例えばＦＥＴＬＩ
を共にＰＭＯ８ＰＥＴとして説明をしたが、電源電圧Ｖ
ＤＤが負の電圧の場合には、電圧制限手段としてのＰＥ
Ｔ及びスイッチ手段としてのＰＥＴを共にＮＨＯ２ＦＥ
Ｔとして、ビット線の電荷を高速にディスチャージさせ
る回路として同様の効果を期待することができる。

従って電源や基準電位点の選択に応じてＰＭＯ８ＦＥＴ
もしくはＮＨＯ２ＦＥＴのいずれの素子を用いても本発
明を適用することができる。

［発明の効果］ この発明は以」二説明のとおり、制御信号によってオン
・オフのスイッチ動作を行なう第１のＭＯＳＦＥＴと、
該ＭＯ３ＰＥＴと直列に接続され電圧制限動作を行なう
第２のＭＯＳ　ＰＥＴのゲートをチャージを必要とする
ビット線に直接接続するとともに、電源電圧側に接続さ
れる前記第１もしくは第２のＰＥＴをプリチャージの開
始初期に非飽和状態とすることにより、高速でハーフレ
ベルのプリチャージ動作を可能とした。この結果電源の
ピーク電流が多少増加しても高速化動作の要求される論
理回路と同一チップに構成される小規模メモリー回路の
プリチャージ回路としてきわめて有用である。

また本発明のプリチャージ回路はメモリー回路以外の回
路、例えばプログラム・ロジック−アレイ（ＰＬＡ）の
積項線や積和線またはマイクロコンピュータのパスライ
ン等のプリチャージに適用しても有効であることは明白
である。

【図面の簡単な説明】

第１図は本発明に係る第１のプリチャージ部分回路図、
第２図は第１図の動作を説明するための波形図、第３図
はメモリ部分を含む従来のプリチャージ回路図、第４図
は従来のプリチャージ部分回路図、第５図は第４図の動
作を説明するための波形図、第６図はメモリ部分を含む
本発明に係る第１のプリチャージ回路図、第７図は本発
明に係る第２のプリチャージ部分回路図、第８図は第７
図の動作を説明するための波形図、第９図はメモリ部分
を含む本発明に係る第２のプリチャージ回略図、第１０
図は本発明に係る第３のプリチャージ回路図である。 図において１，１′は信号ｄ及び１のビット線、２．２
′は電源電圧入力端子、３，３，３゜３　は制御信号φ
、φ　、φ　、φ３の入力端子、１１、　１２．　２１
．　２２．　２３．　２４．　２５．　２Ｂ、　　２７
．　２９．　４１゜４２、　４３．　４４．　４５．　
５１．　５２．　８１．　６２．　６３．　６４．　６
５゜６６、　８７はＰＭＯ８ＰＥＴ、　２８はＮ１４０
Ｓ　ＰＥＴ、　１３はビット線の等価容量、２０１は従
来のプリチャージ回路、４０１　、８０１　、６０３は
本発明の第１．第２．第３のプリチャージ回路、ｉｏｔ
　、　１０２　、１０３　、１０４は本発明のプリチャ
ージ部、２０２はメモリセルである。 第１０区 や 手続補正書（自発）６３．１１．２１ 昭和　　年　　月　　日

Claims (3)

【特許請求の範囲】
1. （１）集積化された半導体回路を高速で駆動するため、
   前記半導体回路内の信号線に分布する分布容量をあらか
   じめプリチャージするプリチャージ回路において、 前記プリチャージを要する分布容量に接続される第１の
   端子及び所要電源を前記プリチャージ回路に供給する第
   ２の端子と、 前記プリチャージ動作を制御する制御信号がゲートに供
   給される第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥ
   Ｔと直列形態に接続され且つゲートが前記第１の端子に
   接続される第２のＭＯＳＦＥＴとを含む１対のＭＯＳＦ
   ＥＴと、 前記直列形態に接続された１対のＭＯＳＦＥＴのドレイ
   ン側の一端は前記第１の端子に、ソース側の一端は前記
   第２の端子にそれぞれ接続する接続回路とを備え、 前記直列形態に接続された１対のＭＯＳＦＥＴのうち前
   記第２の端子に接続されるＭＯＳＦＥＴが、少くともプ
   リチャージ開始の初期において、非飽和状態となるよう
   な回路定数を有することを特徴とするプリチャージ回路
   。
2. （２）前記直列形態に接続された１対のＭＯＳＦＥＴは
   前記第１のＭＯＳＦＥＴのソースと第２のＭＯＳＦＥＴ
   のドレインとを接続した形態とし、前記第１のＭＯＳＦ
   ＥＴのドレインを前記第１の端子に、前記第２のＭＯＳ
   ＦＥＴのソースを前記第２の端子にそれぞれ接続する接
   続回路とを備えたことを特徴とする特許請求の範囲第１
   項記載のプリチャージ回路。
3. （３）前記直列形態に接続された１対のＭＯＳＦＥＴは
   前記第１のＭＯＳＦＥＴのドレインと第２のＭＯＳＦＥ
   Ｔのソースとを接続した形態とし、前記第１のＭＯＳＦ
   ＥＴのソースを前記第２の端子に、前記第２のＭＯＳＦ
   ＥＴのドレイン前記第１の端子にそれぞれ接続する接続
   回路とを備えたことを特徴とする特許請求の範囲第１項
   記載のプリチャージ回路。