JPH02100717A - 固定小数点除算方式 - Google Patents
固定小数点除算方式Info
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- JPH02100717A JPH02100717A JP63252905A JP25290588A JPH02100717A JP H02100717 A JPH02100717 A JP H02100717A JP 63252905 A JP63252905 A JP 63252905A JP 25290588 A JP25290588 A JP 25290588A JP H02100717 A JPH02100717 A JP H02100717A
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- Japan
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- quotient
- divisor
- dividend
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/5353—Restoring division
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固定小数点除算方式に関し、特に正の整数の除
算で、商の有効桁を事前に求め、Ｃ８Ａを用いて部分商
をｎビット単位で有効桁だけ求める固定小数点除算方式
に関する。
算で、商の有効桁を事前に求め、Ｃ８Ａを用いて部分商
をｎビット単位で有効桁だけ求める固定小数点除算方式
に関する。
正の整数除算を行う固定小数点除算方式は従来、商を１
ビツトづつ求めていた。この従来例金第４図に示す。被
除数はレジスタ１６．１７へ上位、下位と分けて格納さ
れ、除数はレジスタ１８へ格納される。レジスタ１６．
１７は連結してシスト動作する。レジスタ１６に格納さ
れた部分被除数とレジスタ１８より補出力される除数は
Ｃ１ｒ＝１ としてアダー１９で減算が実行される。Ｃ
ｏｕｔ＝１ならば減算結果は正で２部分商は１となり、
レジスタ２の下位１ビツトに入力され、減算結果がレジ
スタ１へ入力される。
ビツトづつ求めていた。この従来例金第４図に示す。被
除数はレジスタ１６．１７へ上位、下位と分けて格納さ
れ、除数はレジスタ１８へ格納される。レジスタ１６．
１７は連結してシスト動作する。レジスタ１６に格納さ
れた部分被除数とレジスタ１８より補出力される除数は
Ｃ１ｒ＝１ としてアダー１９で減算が実行される。Ｃ
ｏｕｔ＝１ならば減算結果は正で２部分商は１となり、
レジスタ２の下位１ビツトに入力され、減算結果がレジ
スタ１へ入力される。
Ｃｏｕｔ ＝ Ｏならば、減算結果は負で２部分商は０
となり、レジスタ１７の下位１ビツトに入力され、レジ
スタ１６は前の値を保持する。減算を実行するごとにレ
ジスタ１７のデータは１ビツトづつ左シフトされレジス
タ１６の下位１ビツトへ入力される。
となり、レジスタ１７の下位１ビツトに入力され、レジ
スタ１６は前の値を保持する。減算を実行するごとにレ
ジスタ１７のデータは１ビツトづつ左シフトされレジス
タ１６の下位１ビツトへ入力される。
以上の動作音レジスタ１７のデータがシストし終わるま
でくり返すことによりレジスタ１６のデータが剰余にレ
ジスタ１７のデータが商になる。
でくり返すことによりレジスタ１６のデータが剰余にレ
ジスタ１７のデータが商になる。
μ下余日
〔発明が解決しようとする課題〕
しかしながら従来の固定小数点除算方式は。
１サイクルの演算で商を１ビツトづつ算出し。
除数、被除数の桁数にかかわらず演算を実行しているの
で、商と剰余を算出するまでに何サイクルも必要とした
。また、ｎビットづつ部分商を求める方式ではフルアダ
ーを多数必要とし。
で、商と剰余を算出するまでに何サイクルも必要とした
。また、ｎビットづつ部分商を求める方式ではフルアダ
ーを多数必要とし。
ハード量が多くなる欠点がある。
そこで２本発明の技術的課題は、上記欠点に鑑み、実行
サイクルを低減した固定小数点除算方式を提供すること
である。
サイクルを低減した固定小数点除算方式を提供すること
である。
本発明によれば、除数、被除数の有効桁の最上位桁を除
数、最初の剰余の最上位桁に桁合せする２ｎ進桁合せシ
フタ（ｎ≧１）と１桁合せされた除数を＋１、−１ 、
−２、−４・・・−２ｎ倍する倍数発生回路と、除数、
被除数の有効桁より商の有効桁を事前に算出する有効桁
算出回路と。
数、最初の剰余の最上位桁に桁合せする２ｎ進桁合せシ
フタ（ｎ≧１）と１桁合せされた除数を＋１、−１ 、
−２、−４・・・−２ｎ倍する倍数発生回路と、除数、
被除数の有効桁より商の有効桁を事前に算出する有効桁
算出回路と。
倍数発生回路の出力と桁合せされた剰余を入力し、剰余
から桁合せされた除数の仮の部分高倍（＋１．＋２．＋
ｘ、・・・＋（２ｎ−１））された数をそれぞれＣＳ
Ａ トクリーを用いて減算し、仮の剰余のキャリーデー
タとサムデータを得て、仮の剰余の符号を求め、負とな
らない最大の仮の剰余および部分商を選択し、真の剰余
と真のｎビットの部分商を得る選択回路と、商が有効桁
となるまで部分商をｎピッＩ・づつくり返し求め。
から桁合せされた除数の仮の部分高倍（＋１．＋２．＋
ｘ、・・・＋（２ｎ−１））された数をそれぞれＣＳ
Ａ トクリーを用いて減算し、仮の剰余のキャリーデー
タとサムデータを得て、仮の剰余の符号を求め、負とな
らない最大の仮の剰余および部分商を選択し、真の剰余
と真のｎビットの部分商を得る選択回路と、商が有効桁
となるまで部分商をｎピッＩ・づつくり返し求め。
商の最下位桁が求まった後、キャリーデータとサノ・デ
ータを加算し、剰余とする加算回路と。
ータを加算し、剰余とする加算回路と。
剰余を被除数が桁合せした惜だけ右シフトさせるシフタ
とを有していることを特徴とする固定小数点除算方式が
得られる。
とを有していることを特徴とする固定小数点除算方式が
得られる。
次に２本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の除算回路である。
ｎ・・２として説明する。１は除数、被除数の有効桁の
最上位桁を、除数、最初の剰余の最上位桁に桁合せする
４進桁合せシフタ、２は除数全保持するレジスタ、６は
キャリーデータを保持するレジスタ、４は被除数レジス
タ、５は除数、被除数の有効桁より商の有効桁を算出す
る有効桁算出回路、６は除数レジスタ、７はキャリーデ
ータとサムデータを加算し、剰余を求めるアダー、８は
商の有効桁全保持するレジスタ。
最上位桁を、除数、最初の剰余の最上位桁に桁合せする
４進桁合せシフタ、２は除数全保持するレジスタ、６は
キャリーデータを保持するレジスタ、４は被除数レジス
タ、５は除数、被除数の有効桁より商の有効桁を算出す
る有効桁算出回路、６は除数レジスタ、７はキャリーデ
ータとサムデータを加算し、剰余を求めるアダー、８は
商の有効桁全保持するレジスタ。
９は桁合せされた除数を＋１．＝１．−２゜−４倍する
倍数発生回路、１０は剰余を被除数が桁合せした量だけ
右シフトするシック、１１〜１４は剰余と倍数発生回路
の出力を減算するＣ８Ａ、１２はＣ８Ａの出力の符号を
求め負とならない最大の部分商を選択する選択回路であ
る。以上が除算回路の構成要素である。
倍数発生回路、１０は剰余を被除数が桁合せした量だけ
右シフトするシック、１１〜１４は剰余と倍数発生回路
の出力を減算するＣ８Ａ、１２はＣ８Ａの出力の符号を
求め負とならない最大の部分商を選択する選択回路であ
る。以上が除算回路の構成要素である。
まず、除数、被除数は４進桁合せシフタ１で桁合せされ
９桁合せされた除数はレジスタ２と除数レジスタ６−１
格納され４桁合せされた被除数は被除数レジスタ４へ格
納される。除数、被除数の有効桁より有効桁算出回路５
で商の有効桁を算出し、レジスタ８へ格納する。除数レ
ジスタ乙の出力は倍数発生回路９へ入力され。
９桁合せされた除数はレジスタ２と除数レジスタ６−１
格納され４桁合せされた被除数は被除数レジスタ４へ格
納される。除数、被除数の有効桁より有効桁算出回路５
で商の有効桁を算出し、レジスタ８へ格納する。除数レ
ジスタ乙の出力は倍数発生回路９へ入力され。
−１倍から一６倍までがＣ３Ａ１１〜１４で被除数レジ
スタ４の上位桁（仮の剰余）と加算される。選択回路１
５では、０８Ａ１１〜１４の出力のキャリーデータとサ
ムデータより仮の剰余の符号を求め、負とならない最大
の仮の剰余および部分商を選択し、真の剰余と真の２ビ
ツトの部分商を得る。サムデータは被除数レジスタ４の
上位桁へ格納され、下位桁は出力線５０により２ビツト
左シフトされる。下位２ビツトには、真の部分商が格納
される。左シフトされた２ビツトは被除数レジスタ上位
桁の下位２ビツトにシフトする。キャリーデータはレジ
スタ３へ格納され１次のサイクルで０８Ａ１１〜１４で
加算される。Ｃ３Ａ１１〜１４は第２図の様に構成され
る。入力数５３に除数レジスタ６の出力、５１に被除数
レジスタ４の出力の上位桁が入力される。ｎ ＝ ２な
ので９倍数発生回路９の出力で、 ＋１ 、＋２．＋３
倍の除数を０８Ａ１１〜１４で減算する。その出力のキ
ャリーデータとサムデータより仮の剰余の符号を求め。
スタ４の上位桁（仮の剰余）と加算される。選択回路１
５では、０８Ａ１１〜１４の出力のキャリーデータとサ
ムデータより仮の剰余の符号を求め、負とならない最大
の仮の剰余および部分商を選択し、真の剰余と真の２ビ
ツトの部分商を得る。サムデータは被除数レジスタ４の
上位桁へ格納され、下位桁は出力線５０により２ビツト
左シフトされる。下位２ビツトには、真の部分商が格納
される。左シフトされた２ビツトは被除数レジスタ上位
桁の下位２ビツトにシフトする。キャリーデータはレジ
スタ３へ格納され１次のサイクルで０８Ａ１１〜１４で
加算される。Ｃ３Ａ１１〜１４は第２図の様に構成され
る。入力数５３に除数レジスタ６の出力、５１に被除数
レジスタ４の出力の上位桁が入力される。ｎ ＝ ２な
ので９倍数発生回路９の出力で、 ＋１ 、＋２．＋３
倍の除数を０８Ａ１１〜１４で減算する。その出力のキ
ャリーデータとサムデータより仮の剰余の符号を求め。
負とならない最大の葭の剰余および部分商を選択し、真
の剰余と真の２ビツトの部分商を選択回路１２で選択す
る。真の部分商、サムデータ。
の剰余と真の２ビツトの部分商を選択回路１２で選択す
る。真の部分商、サムデータ。
キャリーデータを出力線５４，５５．５６より出力する
。
。
以上の動作を有効桁だけくり返した後、レジスタ６に格
納されたキャリーデータはサムデータとアダー７で加算
され、レジスタ４の上位桁に格納される。このデータは
シフタ１０で被除数の桁合せ量だけ右シフトして剰余と
なる。商はレジスタ４の下位桁に格納される。
納されたキャリーデータはサムデータとアダー７で加算
され、レジスタ４の上位桁に格納される。このデータは
シフタ１０で被除数の桁合せ量だけ右シフトして剰余と
なる。商はレジスタ４の下位桁に格納される。
ここで２本方式を用いて除算を実際例で説明する。結果
が出るまで５ステツプに分けて第３図説明する。１ステ
ツプでは被除数、除数を００１０１１１０．０１１０と
する。このとき商の有効桁は２ケタと算出される。部分
商を上位桁よりＣ２ｒ Ｑ＋とする。２ステツプでは被
除数。
が出るまで５ステツプに分けて第３図説明する。１ステ
ツプでは被除数、除数を００１０１１１０．０１１０と
する。このとき商の有効桁は２ケタと算出される。部分
商を上位桁よりＣ２ｒ Ｑ＋とする。２ステツプでは被
除数。
除数を４進桁合せシックで桁合せする。その結果、被除
数は１０１１１０００となり、除数は変らない。３ステ
ツプではｎ ＝ ２なので被除数を上位２ビツト拡張し
てから部分商Ｑ２ ｋ求める。
数は１０１１１０００となり、除数は変らない。３ステ
ツプではｎ ＝ ２なので被除数を上位２ビツト拡張し
てから部分商Ｑ２ ｋ求める。
除数を−１，−２，−３倍し被除数の上位３桁（６ビツ
ト）と加算する。加算結果が負とならない最大の部分商
Ｑ２は０１である。４ステツプでは部分商Ｑ１ヲ求める
。前ステップの加算結果１０００１０１ （部分商１）
の下位２桁（４ビツト）と、被除数００１０１１１００
０の下位２桁（４ビツト）と部分商１桁（２ビツト）０
１を連結して、０１０１１００００１ となる。この上
位３桁（６ビツト）と除数の−１，−２，−３倍を加算
する。加算結果が負とならない最大の部分商Ｑ１は１１
である。この加算結果１０００１００ （部分商１１）
の下位２桁（４ビツト）と、被除数０１０１１００００
１の下位２桁（４ビツト）と９部分商１１を連結すると
０１０００００１１１となる。５ステツプでは上位６桁
（６ビツト）を２ステツプで桁合せした量だけ右シフト
させる。０００１００の下位２桁（４ビツト）０１００
が剰余となり０１０００００１１１の下位２桁（４ビ、
ト）０１１１が商となる。
ト）と加算する。加算結果が負とならない最大の部分商
Ｑ２は０１である。４ステツプでは部分商Ｑ１ヲ求める
。前ステップの加算結果１０００１０１ （部分商１）
の下位２桁（４ビツト）と、被除数００１０１１１００
０の下位２桁（４ビツト）と部分商１桁（２ビツト）０
１を連結して、０１０１１００００１ となる。この上
位３桁（６ビツト）と除数の−１，−２，−３倍を加算
する。加算結果が負とならない最大の部分商Ｑ１は１１
である。この加算結果１０００１００ （部分商１１）
の下位２桁（４ビツト）と、被除数０１０１１００００
１の下位２桁（４ビツト）と９部分商１１を連結すると
０１０００００１１１となる。５ステツプでは上位６桁
（６ビツト）を２ステツプで桁合せした量だけ右シフト
させる。０００１００の下位２桁（４ビツト）０１００
が剰余となり０１０００００１１１の下位２桁（４ビ、
ト）０１１１が商となる。
以下余日
〔発明の効果〕
以上説明したように本発明は、ｎビットごとに商を求め
、商の有効桁を事前に算出することにより、実行サイク
ルを減らす効果がある。また、Ｃ８Ａを用いることによ
り、ハード量を減らす効果がある。
、商の有効桁を事前に算出することにより、実行サイク
ルを減らす効果がある。また、Ｃ８Ａを用いることによ
り、ハード量を減らす効果がある。
第１図は本発明の実施例で、第２図は倍数発生回路、Ｃ
！ＳＡ、選択回路の例を示した図で。 第３図は除算の実際例で、第４図は従来例である。 １・・・２ｎ進桁合せシフター、 ２，３，８，１６
．１７゜１８・・・レジスタ、４・・・被除数レジスタ
、５・・・有効桁算出回路、６・・・除数レジスタ、７
．１９・・・アダー ９・・・倍数発生回路、１０・・
・桁合せシフタ１１〜１４・・・Ｃ！ＳＡ、１５・・・
選択回路。 第３図 被除数 除数 手続補正書（自発） 平成 ２年 １月 ８日
！ＳＡ、選択回路の例を示した図で。 第３図は除算の実際例で、第４図は従来例である。 １・・・２ｎ進桁合せシフター、 ２，３，８，１６
．１７゜１８・・・レジスタ、４・・・被除数レジスタ
、５・・・有効桁算出回路、６・・・除数レジスタ、７
．１９・・・アダー ９・・・倍数発生回路、１０・・
・桁合せシフタ１１〜１４・・・Ｃ！ＳＡ、１５・・・
選択回路。 第３図 被除数 除数 手続補正書（自発） 平成 ２年 １月 ８日
Claims (1)
- 【特許請求の範囲】 １）正の整数除算を行う固定小数点除算方式において、 除数、被除数の有効桁の最上位桁を、除数、最初の剰余
の最上位桁に桁合せする２＾ｎ進桁合せシフタ（ｎ≧１
）と、 該桁合せされた除数を＋１、−１、−２、−４・・・−
２＾ｎ倍する倍数発生回路と、 前記除数、被除数の有効桁より商の有効桁を事前に算出
する有効桁算出回路と、 前記倍数発生回路の出力と桁合せされた剰余を入力し、
剰余から桁合せされた除数の仮の部分商倍（＋１、＋２
、＋３・・・＋（２＾ｎ−１））された数をそれぞれＣ
ＳＡトゥリーを用いて減算し、仮の剰余のキャリーデー
タとサムデータを得て、仮の剰余の符号を求め、負とな
らない最大の仮の剰余および部分商を選択し、真の剰余
と真のｎビットの部分商を得る選択回路と、 商が有効桁となるまで部分商をｎビットづつくり返し求
め、商の最下位桁が求まった後、キャリーデータとサム
データを加算し、剰余とする加算回路と、 剰余を被除数が桁合せした量だけ右シフトさせるシフタ
とを有することを特徴とする固定小数点除算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252905A JPH0833816B2 (ja) | 1988-10-08 | 1988-10-08 | 固定小数点除算方式 |
| FR898913155A FR2637707B1 (fr) | 1988-10-08 | 1989-10-09 | Circuit diviseur calculant un quotient de k chiffres de base m en k cycles machine |
| US07/419,275 US5001664A (en) | 1988-10-08 | 1989-10-10 | Dividing circuit calculating a quotient of K m-ary digits in K machine cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252905A JPH0833816B2 (ja) | 1988-10-08 | 1988-10-08 | 固定小数点除算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100717A true JPH02100717A (ja) | 1990-04-12 |
| JPH0833816B2 JPH0833816B2 (ja) | 1996-03-29 |
Family
ID=17243799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252905A Expired - Lifetime JPH0833816B2 (ja) | 1988-10-08 | 1988-10-08 | 固定小数点除算方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5001664A (ja) |
| JP (1) | JPH0833816B2 (ja) |
| FR (1) | FR2637707B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2993975B2 (ja) * | 1989-08-23 | 1999-12-27 | 株式会社リコー | 中央演算処理装置 |
| DE69529047D1 (de) * | 1994-10-05 | 2003-01-16 | Ibm | Festkomma-Dividiervorrichtung ohne Rückstellung |
| US5649113A (en) * | 1994-10-12 | 1997-07-15 | U S West Technologies, Inc. | Method and system for translating an optimization problem for use in efficient resource allocation |
| US5884276A (en) * | 1994-10-12 | 1999-03-16 | U S West, Inc. | System for translating an optimization problem for use in efficient resource allocation |
| JP3609512B2 (ja) * | 1994-12-15 | 2005-01-12 | 株式会社東芝 | 演算器 |
| FR2728702A1 (fr) * | 1994-12-22 | 1996-06-28 | France Telecom | Composant electronique capable notamment d'effectuer une division de deux nombres en base 4 |
| US5696713A (en) * | 1995-08-21 | 1997-12-09 | International Business Machines Corporation | Method for faster division by known divisor while maintaining desired accuracy |
| EP1785863A3 (en) * | 2000-02-29 | 2007-07-18 | Fujitsu Limited | A divider comprising a carry save adder and a full adder |
| US7523152B2 (en) * | 2002-12-26 | 2009-04-21 | Intel Corporation | Methods for supporting extended precision integer divide macroinstructions in a processor |
| US20040249877A1 (en) * | 2003-06-05 | 2004-12-09 | International Business Machines Corporation | Fast integer division with minimum number of iterations in substraction-based hardware divide processor |
| US20060129624A1 (en) * | 2004-12-09 | 2006-06-15 | Abdallah Mohammad A | Method and apparatus for performing a divide instruction |
| US7519649B2 (en) * | 2005-02-10 | 2009-04-14 | International Business Machines Corporation | System and method for performing decimal division |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4417285Y1 (ja) * | 1968-04-22 | 1969-07-26 | ||
| JPS53112627A (en) * | 1977-03-14 | 1978-10-02 | Toshiba Corp | Division control system |
| JPS5882338A (ja) * | 1981-11-11 | 1983-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 除算器 |
| JPS60160438A (ja) * | 1984-01-31 | 1985-08-22 | Fujitsu Ltd | 除算装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
| JPS60164837A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 除算装置 |
| US4949295A (en) * | 1988-07-18 | 1990-08-14 | Lsi Logic Corporation | Transformation of divisor and dividend in digital division |
-
1988
- 1988-10-08 JP JP63252905A patent/JPH0833816B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-09 FR FR898913155A patent/FR2637707B1/fr not_active Expired - Fee Related
- 1989-10-10 US US07/419,275 patent/US5001664A/en not_active Expired - Fee Related
Patent Citations (4)
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Also Published As
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| US5001664A (en) | 1991-03-19 |
| FR2637707B1 (fr) | 1994-09-02 |
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| JPH0833816B2 (ja) | 1996-03-29 |
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