JPS60160457A - データ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ記憶装置に関する。

データ記憶装置は好都合にも集積回路メモリ・チップを
用いて構成できる。これらのチップは、１群の２個又は
それ以上の連続するデータ・アイテムを個々にアクセス
するのに要するより少ない全期間の単１拡張サイクルで
該データ・アイテムの取出しを可能にする、いわゆる「
ニブル（ｎｉｂｂｌｅ）Ｊモードの機能を有し、入手可
能である。これにより記憶部内の連続するアドレスに対
し連続のアクセスが可能となる。

複数連続のデータを処理するとき、（ａ）２重読み出し
要求と（ｂ）１対の書込み要求を交互に発生させること
が都合よいであろう。各２重読み出し要求は同一群内の
１対のデータ・アイテムに関するので、ニブル・モード
の機能を用いて単１の拡張サイクルで実行できる。

同様に、該要求が正しく配列されていると、各対の書込
み要求は同一群内の１対のデータ・アイテムに関するの
で、単１の拡張サイクルで実行できる。しかしながら、
実際には、読み出し、書込み要求は必ずしも正しく配列
されてはいない。すなわち、同一群に関する該１対の書
込み要求は間違った配列の読み出し要求によシ分離され
ているかもしれない。これにより該１対のデータ書込み
要求が単１のニブル・モードの書込みによシ実行される
のが防止される。それどころか、それらは、よシ時間が
かかシ、それ故、記憶部の全動作を遅くする、２つの別
々の書き込み動作によシ、実行されるに違いない。

本発明の目的はこの問題を克服することである。

本発明の概要 本発明によれば、１群の２個又はそれ以上の連続するデ
ータ・アイテムの各々を個々にアクセスするのに要する
時間よシ短かい単１の拡張サイクルで前記データ・アイ
テムをル出し得るデータ記憶部を備えたデータ記憶装置
において、前記データ記憶部からデータ・アイテムを読
みかつこのデータ記憶部へデータ・アイテムを書込むだ
めの１連の要求を受けるためのバッファであって前記要
求をファースト・イン・ファースト・アウトの列として
編成したバッファと、間違った配列の読み出し要求、す
なわち、同１群中のデータ・アイテムに関する２つの書
込み要求間に生じる読み出し要求を検出し、そして、前
記２つの書゛込み要求が共に１群化されて前記拡張され
たサイクル（複数）の１つで実行されるようにするため
に前記読み出し要求を順番通シではなく実行させるため
の論理回路を有することを特徴とするデータ記憶装置が
提供される。

バッファの使用は不整な間隔で現れる要求の流れをなら
すためのものとして知られている。しかしながら、本発
明におけるバッファは、最も効果的な仕方でデータ記憶
部のニブル・モード機能を利用するように要求の実行順
序の調整を可能にする新しい目的に適うものである。

３、発明の詳細な説明 第１図は、データ処理ユニット又はデータ・プロセッサ
１０、データ記憶部１１、及び要求バッファ・ユニット
１２を備えたデータ処理装置を示す。動作時に、データ
・プロセッサ１０は１連の記憶アクセス要求を発生する
。

これらの要求は要求バッファ・ユニット１２の中に列を
なして保持され、そして、データ記憶部１１が解放され
ると実行される。

図示のように、要求バッファ・ユニット１２は２１固の
レジスタ・ファイル１３と１４を有している。これらの
レジスタ・ファイルはデータ処理の分野では標準的な要
素であるので詳細には記載しない。しかしながら、前述
すれば、各レジスタ・ファイル１３．１４は、共通のデ
ータ入力部と出力部をもつ８個の別々のレジスタからな
る。書込みと読み出しは、別々の書込みアドレス入力と
読み出しアドレス入力によシ独立に制御されるので、レ
ジスタ・ファイルの任意の１つが読み出されている間開
時に他の１つが書き込まれる。

各レジスタ・ファイルは、また、書込みエネーブル端子
を有している。すなわち、本装置では、この端子は、レ
ジスタ・ファイルが充満されていなければ、各クロック
・ビートで活性化されるので、レジスタ・ファイルは各
クロック・ビートで書込まれる。

バッファ制御ユニット１５は、両レジスタ・ファイル１
３．１４の書込みアドレス入力に並列に供給されるレジ
スタ・ファイル書込みアドレスＲＦＷＡを発生する。こ
のアドレスは、要求バッファ・ユニット１２への各々の
有効書込みの後に１だけ増加されるので、引続く入力は
両レジスタ・ファイルの引続く場所に記憶される。無効
又は不所望な入力の場合は、レジスタ・ファイル書込み
アドレスＲＦＷＡは増加されないので、無効又は不所望
な情報は次のクロック・ビートで重ね書きされる（ｏｖ
ｅｒｗｒｉ　ｔｔｅｎ）ので要求バッファ。ユニット１
２には保持されない。

バッファ制御ユニット１５は、また、両レジスタ・ファ
イル１３．１４の読み出しアドレス入力に並列に供給さ
れるレジスタ読み出しアドレスＲＦＲＡを発生する。こ
のアドレスは、通常、要求バッファ・ユニット１２から
の各読み出し後に１だけ増加されるので要求バッファ拳
ユニット１２は通常ファースト・イン・ファースト・ア
ウト列として動作する。

しかしながら、これから記載のように、特定の情況下で
は、要求は順番と５Ｄではなく要求バッファ・ユニット
１２から読み出すこともできる。

レジスタ・ファイル１３．１４用の読み出し及び書込み
アドレスは周期的に増加される。

すなわち、該アドレスがその最大値（７）に達すると、
次のインクリメントが該アドレスを最低値（０）に復帰
させるということを特に言及する。

データ記憶 データ記憶部１１は個々にアドレス指定可能な２６２１
４４　（＝２５６Ｋ）個のデータ語であってその各々が
１８ビツトのアドレスＡＯ〜Ａ１７を有するデータ語を
保持し、記憶部制御ユニット１６によシ制御される。デ
ータ記憶部１１と記憶部制御ユニット１６の構成は、本
発明の１部をも構成しないので、詳述しない。例えば、
データ記憶部１１は大規模集積回路（ＬＳＩ）のランダ
ム・アクセス・メモリ（ＲＡＭ）−チップで構成しても
よく、記憶部制御ユニット１６は従来のマイクロプログ
ラム制御ユニットであってもよい。

正常な動作サイクルでは、単１のデータ語が読み出し又
は書き込みのいずれかのためにデータ記憶部１１にアク
セスされる。しかしながら、データ記憶部１１は、連続
するアドレスの１対の語（すなわち、Ａ１７＝Ｏをもつ
偶数語、これに続＜Ａ１７＝１をもつ奇数語）の単１の
拡張サイクルでアクセスする、ニブル・モードで動作可
能である。

記憶部アクセス要求 データ會プロセッサ１０からの各要求は、このデータＯ
プロセッサがアクセスするのを要求されるデータ語のア
ドレスＡＯ〜Ａ１７とアンクション符号ＦＮからなる。

書込み要求の場合、この要求には次のクロック・ビート
で、書込まれるデータ語の値が続く。そのアドレスとデ
ータは同一のアドレス／データ路１７へ多重送信される
。

アドレス／データ路１Ｔはレジスタ・ファイル１４のデ
ータ入力点に直結されている。

このレジスタ・ファイル１４は、それ故、連続する場所
に、列をなすアドレスとデータを保持する。レジスタ・
ファイル１４の出力は、これがアドレスの場合には、バ
ッファ制御ユニット１５からの信号ＬＤＡＤによシアド
レス（ＡＤ）レジスタ１８ヘゲートされる。また、この
代シとして、レジスターファイル１４の出力がデータ語
である場合には、レジスタ・ファイル１４の出力は、記
憶部制御ユニット１６からの信号ＬＤＷＤによシ書込み
データ（ＷＤ　）レジスタ１９ヘゲートされる。

ＡＤレジスタ１８はデータ記憶部１１のアドレス入力点
に接続され、一方、ＷＤレジスタ１９はそのデータ入力
点に接続されている。

ファンクション符号ＦＮは、次を含めて幾つかの異なる
ファンクションを特定することができる。

Ｒ１：データ記憶部１１から単１語を読むＷｌ：データ
記憶部１１へ単１語を書込むＲ２Ｌ　：ニブルΦモード
でルック・アヘッドでデータ記憶部１１から１対の語を
読む。

「ルック・アヘッド」とは、次に説明するように、この
機能が特定の条件下で優先順位を与えられるべきである
ことを意味する。

ＷＳＹ　：　１連のデータ語の１つを書く。可能なら複
数対のｗｓｙのファンクションに対応する偶数及び奇数
のアドレスを付けて共に１群化されて、その偶数／奇数
対のデータ語がニブル・モードを用いて共に書込まれ得
るようにされるべきである。

２つのファンクションＲ２ＬとＷＳＹは複数連続のデー
タの処理のために共に使用されるようにされている。こ
の複数連続のデータの処理中、データ・プロセッサ１０
は、通常、２つのＷＳＹファンクションを従える１つの
Ｒ２Ｌファンクションの繰返しシーケンスを発生する。

ファンクション符号ＦＮは、次の制御信号発生のために
デコーダ２０よりデコードされる。

ＣＦＮ　：これは、要求が読み出しか書込みか、及びそ
れが単１語用のものか、１対の語用のものかを示す符号
である。

ＤＡＴ　：これは、アドレス／データ路１７がデータ語
を運んでいる仁とを示し、そして書込みファンクション
に続くクロック・ビートで発生される。

ＬＡＨＲ：これは、ファンクションＦＮがルック・アヘ
ッド読み出しくＲ２Ｌ）ということを示す。

更に、デコーダ２０は、次の如く、如何に多くのデータ
語が期待されるかを示す２つの制御信号Ｘ０１Ｘ１を発
生するためにファンクション符号ＦＮと最小桁のアドレ
ス・ビットＡ１７を使用している。

Ｘ＝０、Ｘ１＝０は、これは読み出しファンクションで
あシ、それ故、如何なるデータも期待されないというこ
とを示す。

Ｘ＝ｌ、Ｘ１＝Ｑは、これは普通の書込みファンクショ
ンであシ（すなわちｗｓＹではない）、それ故、１デ一
タ語のみが期待されるということを示す。

ｘｏ−１、ｘｌ、＝１は、これは、偶数アドレス（Ａｉ
７＝Ｏ）を有する連続書込み（Ｗｓｙ）であシ、それ故
、２つのデータ語が偶数／奇数語対を作ることが期待さ
れることを示す。

Ｘｏ−０、Ｘｌ−１は、これは奇数アドレス（Ａ　１７
＝１　）を有する連続書込み（ｗｓＹ）であるので、も
う１個のデータ語のみが偶数／奇数対を作ると期待され
るということを示す。

Ｘ０１Ｘ１のいずれかが真ならば、少なくとも１つのデ
ータ語が期待されるということが知られる。

データ・プロセッサ１０は、また、ファンクションＦＮ
が有効でアドレス／データ路１Ｔがアドレスを運んでい
るということを確認するための信号ＦＮＶＡＬを供給す
る。

信号Ｘ０１Ｘ１、ＤＡＴ、ＬＡＨＲ及びＦＮＶＡＩ、は
、要求バッファ・ユニット１２の動作を制御するために
バッファ制御ユニット１５へ供給される。更に・、信号
ＦＮＶＡＬ。

ＣＦＮ及びＤＡＴはレジスタ・ファイル１３０入力へ供
給される制御タグを形成する。レジスタ・ファイル１３
は、１列の制御タグをレジスタ拳ファイル１４内の関連
するアドレス及びデータに対応する場所に保持する。

レジスタ・ファイル１３の出力点において、信号ＦＮＶ
ＡＬ、、ＣＦＮおよびＤＡＴは３個のレジスタ２５．２
６．２７に供給されるが、この内容はそれぞれＢＦＮＶ
ＡＬ、ＢＣＦＮ。

およびＸＤＡＴと呼ぶことにする。レジスタ２５と２６
はバッファ制御ユニット１５からの信号ＬＤＡＤによシ
クロツク制御され（ｃｌｏｃｋｅｄ）、１方、レジスタ
２７は各クロック・ビートでクロック制御される。

信号ＢＣＦＮは、データ記憶部１１により実行されるべ
きサイクルの型（読み出し／書込み；１語／２語）を特
定する。この信号は適当な記憶サイクルを要求するよう
にするために記憶部制御ユニット１６へ供給される。

信号ＢＦＮＶＡＬはバッファ制御ユニット１５へ供給さ
れてそれに有効な要求が要求バッファ・ユニット１２か
ら読み出されたということを知らせる。ＸＤＡＴの目的
は以下に説明する。

記憶部制御 記憶部制御ユニット１６はデータ記憶部１１用の数個の
制御信号を発生する。これらの信号は以下のものを含む
。

ＲＡＳ（列アドレス−ストローブ）、この信号はデータ
記憶部１１内の列アドレス・レジスタに加わるものであ
る。

ＣＡＳ　（行アドレス・ストローブ）、この信号はデー
タ記憶部１１内の行アドレス・レジスタに加わるもので
ある。

ＬＤＲＤ　（格納読み出しデータ）、この信号はデータ
記憶部１１の現在アドレス指定された場所の内容を読み
出しデータ・レジスタ２２ヘゲートさせるものである。

このレジスタの内容はデータ・プロセッサ１０へ帰され
る。

ＬＤＷＤ（格納書込みデータ）、この信号はデータ・ワ
ードをレジスタ・ファイル１４から書込みデータ・レジ
スタ１９へ読込ませるものである。

ＷＥ（書込み可能）、この信号はＷＤレジスタ１９内の
データをデータ記憶部１１の現在アドレス指定された場
所へ書込ませるものである。

ＮＸＴＦＮ　（次のファンクション）、この信号はバッ
ファ制御ユニット１５に要求して要求バッファ・ユニ、
ット１２から次の要求−を実行のため供給させるもので
ある。

上述のニブル・モードは前記サイクル内の第２の時間に
わたｐｃＡｓを活性化することによシ記憶部制候ユニッ
ト１６にょ多発生される。これによ多データ記憶部１１
内の内部ポインタが偶数アドレスから奇数アドレスへイ
ンクリメントされる。

データ記憶部１１の各サイクルはバッファ制御ユニット
１５からの信号ｃｙｖＡｔ、（サイクル有効）によシ開
始される。

第１図に示したように、ＬＤＷＤ信号はまたこの信号を
１クロツク・ビートだけ遅らせる遅延回路２３へ供給さ
れる。

この遅延回路２３の出力はレジスタ２７からの信号ＸＤ
ＡＴと共にＡＮＤゲート２４へ供給される。かくして、
ＡＮＤゲート２４は、レジスタ・ファイル１４の現在の
出力がデータ語であシ、そして、前の出力もデータ語で
ある場合に、エネイブルされる。これは、レジスタ・フ
ァイル１４の出力が偶数／奇数対の第２の語である場合
にのみ、そうなる。ＡＮＤゲート２４の出力は記憶部制
御ユニット１６へ供銘され、そして、この記憶部制御ユ
ニットを単１語書込みサイクルから２倍語書込みサイク
ルへ変化させる。これによシ該２つの語は単１の拡張サ
イクルでにプル・モードを用いて）書込まれる。この拡
張サイクル中、レジスタ・ファイル１４からＷＤレジス
タ１９へ第２のデータ語を読み込むようにするためにＬ
Ｄ’ＷＤが第２の時間にわた多発生される。

バッファ制御ユニット バッファ制御ユニット１５を次に第２〜５図に関して詳
述する。

第２図はレジスタ・ファイル・アドレスＲＦＷＡとＲＦ
ＲＡを発生する仕方を示す。書込みアドレスＲＦＷＡは
、ＲＦＷＡの前の値を保持するレジスタ３１の内容に１
を加えるインクリメンタ回路３０から得られる。前述の
ＲＦＷＡＯ前の値はＬＷ’Ａ（最新の書込みアドレス）
と呼ぶことにする。信号ＬＤＬＷＡは現在のＲＦＷＡ値
をＬＷＡレジスタ３１へ格納し、従って、ＲＦＷＡの値
を１だけ増加させる。

（間違った配列のルック−アヘッド読み出しＲ２Ｌ以外
の）要求が要求バッファ拳ユニット１２へ書込まれると
きはいつも、要求バッファ・ユニット１２内のその場所
は現在のｍ　ｍ　ＹＷＦ　１１１′−Ｊ−＋　−：”７
ｈりり八ｊ−ｔ’　ｌ−才１＞　］−によシ記憶される
。このレジスタの内容はＬＦＡ（最新のファンクション
・アドレス）と呼ぶことにするが、このレジスタへの格
納は信号ＬＤＬＦＡによシ制御される。間違った配列の
ルック・アヘッド読み出し要求Ｒ２Ｌの場合は、現在の
ＲＦＷＡ値がレジスタ３２０代シにレジスタ３３の中に
記憶される。このレジスタ３３の内容はＬＡＨＡ　（ル
ック・アヘッド・アドレス）と呼ぶことにするが、該レ
ジスタは信号ＬＤＬＡＨＡにより制御される。

読み出しアドレスＲＦＲＡは、制御信号５ＥＬＬＡＨ（
ルック・アヘッド選択）の値に従って２つのソースのう
ちの１つを選択する、マルチプレクサ３４から得られる
。通常は５ＥＬＬＡＨ＝０であシ、この場合にマルチプ
レクサ３４は、インクリメンタ３６と加算器３７により
レジスタ３５から得られる値５ＱＲＡ（シーケンシャル
読み出しアドレス）を選択する。レジスタ３５の内容は
ｒ、ＲＡ（最新、読み出しアドレスンと呼ぶことにする
が、これは、信号ＬＤＬＲＡによシ現在の５ＱＲＡ値を
格納され得る。通常、加算器３７は零であるので、各Ｌ
ＤＬＲＡ信号によ、９ｓｃｚｔＡの値は１だけ増加され
る。かくして、５ＥＬＬＡＨ＝Ｑのとき、要求バッファ
争ユニット１２の内容は連続的に読み出される。すなワ
チ、要求バッファ・ユニット１２はファースト・イン・
ファースト・アウト列として動作する。

Ｓ　Ｅ　Ｌ　ＬＡＨ＝１のとき、マルチプレクサ３４は
、ＬＡＨＡレジスタ３３の内容を選択するように切換え
られる。かくして、要求バッファ・ユニット１２から読
み出されるべき次の要求はルック・アヘッド読み出し要
求であシ、そのアドレスは前もってＬＡＨＡに記憶され
ているものである。このルック・アヘッド要求は、それ
故、通常のファースト・イン・ファースト−アウト・シ
ーケンスから外れて実行され、要求バッファーユニット
１２内の他の任意の要求よシも優先順位を与えられてい
る。

ルック・アヘッド要求が順番通シでなく実行されている
ので、通常の順次読み出し中に引続いてルック舎アヘッ
ド要求が現われると、このルック・アヘッド要求は飛び
越されなければならない。この理由で、５ＥＬＬＡＨは
、０ＬＡＨＡ　（旧ルック・アヘッド・アドレス）レジ
スタと呼ぶことにするレジスタ３８内へＬＡＨＡレジス
タ３３の内容を格納させて、それを、飛び越されるべき
場所のアドレスと″して記憶させる。ＱＬＡＨＡレジス
タ３Ｂの内容は比較器３９によってインクリメンタ３６
からのＬＲＡ＋ｌと連続的に比較されてそれらが等しい
とき信号０ＬＥＱＡを発生する。信号ＯＬ　Ａ　ＨＶ　
７５Ｅ真であると仮定すると、ＡＮＤゲート４０はエネ
イブルされ、これによシ加算器３７は特別にｌをＬＲＡ
に加えさせられるので、５ＱＲＡはＬＲＡ＋２に等しく
なる。これによＪ、ＬＡＨＡによシ示された場所の所望
の飛び越しが達成できる。

ＬＷＡとＬＲＡＯ値は、要求バッファ・ユニット１２が
完全に充満している状態を検出するように、比較器（図
示せず）によシ連続的に比較される。その場合に、１個
又はそれ以上の要求が読み出されて要求バッファ・ユニ
ット１２内の何らかのスペースを解放するまでは要求バ
ッファ・ユニット１２へのそれ以上の書込みは禁止され
る。レジスタ・ファイルのアドレスへの拡張ビットは完
全に充満状態と完全に空な状態とを識別するために使用
される。

要求バッファ・ユニットへの書込み 第３図は信号ＬＤＬＷＡ、ＬＤＬＦＡ及びＬＤＬＡＨＡ
　（第２図）を発生させる方法を示す。

バッファ制御ユニット１５は、出力信号ＥｘｐｏとＥＸ
Ｐ　ｌをそれぞれ発生する２個の双安定素子（フリップ
・フロップ）５０．５１を有している。とれらは、デコ
ーダ２０（第１図）から制御信号ＸＯとＸｌを記憶する
ために使用される。双安定素子５０はＸ０＝１で、かツ
Ｆ　Ｎ　Ｖ　Ａ　ｉ、　＝　１のときＡＮＤゲート５２
によシセットされ、双安定素子５１はＸｌ−１で、かつ
、ＦＮｖＡＬ−１のときＡＮＤゲート５３によシセット
される。

制御信号ＥＸＰＱとＥＸＰＩはＯＲゲート５４で結合さ
れて少なくとも双安定素子５０．５１の少なくとも１つ
がセットされたということを示す信号ＥＸＰを発生する
。換言すれば、ＥＸＰは、少なくとも１つのデータ語が
期待されるということを示す。信号ＥＸＰは今度はＡＮ
Ｄゲート５５で、ＬＦＡと５ＱＲＡとを比較する比較器
５６の出力と結合される。ＡＮＤゲ′−ト５５の出力は
、Ｓ　Ｑ　ＲＡによシ示された要求が、要求バッファ・
ユニット１２内にそのデータすべてを存在させていない
ということを示す信号ＩＮＨＦＶである。

ＩＮＨＦＶは、これから記載のように、この要求が実行
されるのを防止するために使用される。

次の要求のシーケンスを考慮する。

ファンクション　乙工に丞／ヱニ１ ｗ５ｙ　アドレス（偶数） −　データ０ ｗｓｙ　アドレス（奇数） −データＩ Ｒ２Ｌ　アドレス（偶数） このシーケンスでは、ｗ’ｓｙが偶数／奇数対のアドレ
スに関するということを特に言及する。また、Ｒ２Ｌの
要求はｗｓｙの要求と正しく配列されている。

第１のｗｓｙファンクションが到達すると、このファン
クションは、制御タグを発生させるためにデコードされ
る。この制御タグは次に、ＲＦＷＡによシアドレス指定
されたレジスタ・ファイル１３の場所へ書込、まれる。

続くアドレスは、レジスタ・ファイル１４の対応場所へ
書込まれる。同時に、デコーダ２゜は、バッファ制御ユ
ニット１５のための制御信号Ｘ０＝１とＸ１＝１を発生
する。

ｘｔ）、ｘｌはＦＮＶＡＬと共に、２つのデータ語が期
待されるということを示すために双安定素子５０．５１
０両方をセットする。

また、ＦＮＶＡＬはＡＮＤゲート５８と別のＡＮＤゲー
ト５９をエネーブルにして信号ＬＤＬＦＡを発生させる
。これによりＲＦＷＡＯ値はＬＦＡレジスタ３２内へ書
込まれる。

ＡＮＤゲート５８はまたＯＲゲート６０をエネーブルに
してＲＦＷＡをインクリメントする信号ＬＤ　ＬＷＡを
発生させる。

次に、第１のデータ語（データ０）が到達すると、これ
はレジスタ・ファイル１４０次の場所に書込まれる。同
時に、制御信号ＤＡＴは信号ＥＸＰと共にＡＮＤゲート
６１をエネイブルにする。これによｐ、ＲＦＷＡを再び
インクリメントするＬＤＬＷＡを発生するようにＯＲゲ
ート６０がエネイブルされる。

ＡＮＤゲート６１は、また、期待されたデータ語の１つ
が到着したということを示すために双安定素子５０をリ
セットする。これによりＥＸＰＯ＝Ｏとされる。

第２のＷＳＹファンクションとこれに伴うアドレスが到
着すると、これらは前述のように要求バッファ・ユニッ
ト１２へ書込まれる。

これは奇数アドレスであるので、デコーダ２０は信号Ｘ
０＝０とＸｌ−１を発生する。

これらの信号は信号ＥＸＰ　１と共にＡＮＤゲート６２
をエネイブルにする。これによｐＡＮＤゲート５８を禁
止してＬＤ　ＬＷＡとＬＤＬＦＡの発生を防止する。こ
の故に、ＲＦＷＡは増加されず、従って、レジスタ・フ
ァイル１３．１４の現在アドレス指定された場所の内容
は受信される次の情報によシ重ね書きされる。かくして
、第２のＷＳＹファンクション及びそのアドレスは要求
バッファ・ユニット１２には保持されない。すなわち、
それらは、偶数のアドレスのみを必要とするニブル・モ
ードを用いてデータ記憶部１１へ両データ語が書かれる
ことになるから、必要とされない。これにより要求バッ
ファ・ユニット１２内の空間が節約される。

第２のデータ語（データ１）が到着すると、これはレジ
スタ・ファイル１４のアドレス指定場所へ書込まれる。

前述のように、このデータ語は制御信号ＤＡＴによシフ
ラグされる（ｆ　ｌａｇｇｅｄ）のでＡＮＤゲート６１
は再びエネイブルされてＲＦＷＡをインクリメントする
ようにＬＤ　ＬＷＡを発生する。同時に、ＤＡＴと反転
ＥＸＰ　ＱによりＡＮＤゲート６３がエネイブルされる
。これにより、次には、双安定素子５１をリセットする
ＯＲゲート６４がエネイブルされて、期待の両データ語
が今受信されているということを示す。

通常の書込み要求（すなわちｗ’ｓｙ以外の機能を含む
書込み要求）は同じ機構を用いて要求バッファ・ユニッ
ト１２に書込まれる。

この場合に、双安定素子５０のみがセットされて単１の
データ語のみが期待されるということを示すが、該双安
定素子５０は該単１のデータ語が現われるときにリセッ
トされる。

ＲＦＷＡは、各々の通常書込み要求後に、そして、また
、関連の書込みデータの受信後に、インクリメントされ
る。

読み出し要求（正しく配列されＲ２Ｌ要求を含む）も該
同一機Ｉ＃によシ扱われる。この場合には、ＸＯとＸｌ
の両方が零であシ、従って、双安定素子５０．５１のい
ずれもセットされない。

次に、以下の要求のシーケンスを考える。

２アン’７Ｅ／甲イ　アドレス／データｗｓｙ　アドレ
ス（偶数） −データ　０ Ｒ２Ｌ　アドレス（偶数） ｗｓｙ　アドレス（奇数） −データ　１ この場合には、第２番目のデータ語（データ１）の前に
ルック・アヘッド読み出しファンクションＲ２Ｌが到着
するから、このＲ２Ｌはｗｓｙファンクション（複数）
に対して間違った配列をされている。この状態では、Ｒ
２Ｌファンクションは、以下の如く、ＷＳＹファンクシ
ョンに対して先の優先順位を与えられる。

Ｒ２Ｌファンクションが到着すると、これはデコーダ２
０によってデコードされてＬＡ）ＩＲを発生する。双安
定素子５１は、ＷＳＹファンクションの第２のデータ＠
（データ１）がまだ到着していないので、依然としてセ
ットされておシ、従ってＥＸＰ二１である。これらの２
つの信号は、ＦＮＶＡＬと共に、ＡＮＤゲート６５をエ
ネイブルにして信号ＬＤＬＡＨＡを発生させる。この信
号によりＡＮＤゲート５９は禁止されてＬＤＬＦＡの発
生を防止し、そして、ｆＬＦＷｋ（Ｑ値はＬＡＨＡレジ
スタ３３（第２図）に記憶される。信号ＬＤＬＡＨＡは
また１クロツク書ビートで双安定素子６６をセットして
信号ＬＡＨｖ（ルック・アヘッド有効）を発生する。こ
の信号は、実行されるべき次の要求がＬＡＨＡレジスタ
３３によシ示されるそれであることを保証する、第５図
に関して後述する論理回路を動作させる。ルック・アヘ
ッド読み出し要求は、それ故、順番通シではなく実行さ
れ、１方、連続書込み要求（ｗｓｙ）は、期待の両デー
タ語が到着するまで待たなければならない。

これによシ、データ記憶部１１が交互に２倍の甑み出し
及び２倍の書込みサイクルを実行することが保証され、
それによシデータ記憶部１１の動作効率が最大にされる
という効果がある。

任意のときに、非連続ファンクション（すなわち、ｗｓ
ｙ又はＲ２Ｌ以外の任意のファンクション）が到着する
と、双安定素子５１は、ＦＮＶＡＬ、ＬＡＨＲの反転、
及びＸｌの反転によシエネイブルされるＡＮＤゲート６
７によシ直ちにリセットされる。これにより、その連続
の１部を形成しないデータ語は、その連続の１部を形成
する語と誤って１群化されることが確実にあシ得なくな
る。

要求バッファ拳ユニット１２からの読み出し 第４図は記憶部サイクルの開始を制御即するバッファ制
御ユニット１５０１部を示す。

上述のように、記憶部制御ユニット１６は、他の要求を
実行する用意ができているとき、信号ＮＸＴＥＮを発生
する。この信号は、Ｄ型の双安定素子７０．における１
クロツク・ビートにわたり静止され、双安定素子１０は
次に双安定素子７１をリセットして信号ＣＹＶＡＬを取
除かせる。双安定素子７０の出力は、信号ＬＤＡＤを発
生するＯＲゲート７２へ加えられる。ＯＲゲート７２は
、また、ＣＹＶＡＬの反転信号を受けるので、ＬＤＡＤ
はＣＹＶＡＬが偽である限り維持される。

第１図に示すように、ＬＤＡＤは、ＲＦＲＡによりＮ在
アドレス指定されたレジスタ・ファイル１３．１４内の
場所をそれぞれレジスタ２５．２６．１８ヘゲートさせ
る。レジスタ・ファイル１３．１４の出力が有効なファ
ンクションを表わす場合は、信号ＢＦＮＶＡＬは真とな
る。

第４図でわかるように、ＢＦＮＶＡＬはＡＮＤゲート７
３をエネイブルにする。信号ＣＹＶＡＬは依然として偽
であるから、この信号は別のＡＮＤゲート７４とＯＲゲ
ート７５をエネイブルにして信号ＬＤＬＲＡを発生させ
る。（この信号が書込み要求の場合にデータを含むか、
又は次の要求を含む）次のバラ”ｙｙ位ｙを示すように
、この信号はレジスタ・ファイル読み出しアドレスＲＦ
ＲＡをインクリメントする。ＡＮＤゲート７３の出力は
、また、双安定素子７１をセットするＯＲゲート７６を
エネイブルする。これによりｃｙｖＡＬが復旧され記憶
部アクセス・サイクルが開始される。

もし、この記憶部アクセス・サイクルが書込みサイクル
の場合には、適当な点で記憶部制御ユニット１６はＬＤ
ＷＤを発生して誉込みデータを要求する。ＬＤＷＤにょ
シレジスタ・ファイル１４の出力はＷＤレジスタ１９（
第１図）内へ格納される。また、第４図でわかるように
、ＲＦＲＡを再びインクリメントするＬＤＬＲＡを発生
するように、ＬＤｗＤはＯＲゲートＴ５をエネイブルす
る。

ＡＮＤゲート７３は、ＩＮＨＦＶ又は５ＥＬＬＡＨのい
ずれかが真ならば、禁止されて（ＯＲゲート７６を介し
て）次のサイクルの開始を防止し、そして（ＡＮＤゲー
ト７４を介して）ＲＥＲＡのインクリメントを防止する
ということを特に言及したい。ＩＮＨＦＮは、現在の要
求が連続書込みファンクションであって、要求バッファ
・ユニット１２に集められるべきそのデータ語の少なく
とも１つを依然として待っているということを示し、５
ＥＬＬＡＨはルック・アヘッド読み出しが未決であるこ
とを示す。

ルック・アヘッド動作 上述のように、前の連続書込み要求のためのデータが依
然として期待されているときにルック・アヘッド読み出
し要求が受信されるときはいつも双安定素子６６（第３
図）はセットされて信号ＬＡＨＶを発生する。このこと
は、ルック・アヘッド読み出しが順番通シでなく、次に
実行されるべきであるということを示す。これは次の如
く達成される。

第５図を参照すると、信号ＬＡＨＶは双安定素子８０を
セットする。信号ＮＸＴＦＮが受信されると、ＬＤＡＤ
が上述のように発生され、そして、双安定素子８０の出
力と協働してＡＮＤゲート８１をエネイブルする。これ
によｐｏＲＯＲゲート８２ネイブルされて信号５ＥＬＬ
ＡＨを発生する。これによシ、５ＱＲＡの代シにＬＡＨ
Ａによシレジスタ・ファイルをアドレスするように、マ
ルチプレクサ３４（第２図）が切換えられる。かくして
、５ＱＲＡにより示される要求の前に、ルック−アヘッ
ド要求が要求バッファのユニット１２から読み出される
。

ＡＮＤゲート８１の出力はまた双安定素子８０をリセッ
トして１クロツク・ビートにわたＪＤ型の双安定素子８
３をセットする。この双安定素子８３は、次を行なう信
号ＢＳＥＬＬＡＨを発生する： （、）　この信号は、ＯＲゲート８２によりもう１個の
クロック・ビートの間、５ＥＬＬＡＨを維持する。

（ｂ）　この信号は、双安定素子８５をセットして、０
ＬＡＨＡレジスタ３８（第２図）の内容が今廟効である
ということを示す信号０ＬＡＨＶを発生する。

（ｃ）　この信号は、ＯＲゲート７６（第４図）をエネ
イブルして双安定素子７１をセットするようにする。こ
れにより、記憶アクセス・サイクルを開始するように、
ＣＹＶＡＬが復旧される。

要求バッファ・ユニット１２０通常の順次の読み出し中
に信号０ＬＡＨＶが再び現われるときに旧いルック拳ア
ヘッド要求を飛び越すだめの上述の機構を動作させるよ
うに、信号０ＬＡＨＶはＡＮＤゲート４０（第２図）を
エネイブルする。

信号０ＬＡＨＶは、また、前に実施のルック・アヘッド
要求が飛び越されるまで、それ以上のルック骨アヘッド
動作を停止させるようにＡＮＤゲート８１を宗止する。

この理由は、旧いルック・アヘッド・アドレスを記憶す
るには１個のレジスタ３８しか存在しないからである。

双安定素子８５は１、信号０ＬＥＱＲＡとＬＤＬＲＡを
結合するＡＮＤゲート８６によりリセットされる。かく
して、０ＬＡＨＡによシ示される場所が飛び越されると
きに双安定素子８５がリセットされるということがわか
る。

要約 要約すると、要求バッファ・ユニット１２は、データ・
プロセッサ１０からデータ記憶部１１への１列の要求を
保持するということが理解できる。通常、これは、ファ
ースト・イン・ファースト・アウトとして編成される。

１対の連続書込み（ｗｓｙ）要求が受信されると、これ
らの要求の第２番目のものの制御タグとアドレスは、レ
ジスタ書ファイノし書込みアドレスＲＦＷＡがインクリ
メントされるのを防止するＡＮＤゲート６２　（第３図
）の動作によって、要求バッファ・ユニット１２には保
持されない。これによシ要求バッファ・ユニット１２の
スペースが節約され、該２つのデータ語が、ニブル・モ
ードの容易さを用いて１対としてデータ記憶部１１へ書
き込まれ得るように、該２つのデータ語は共に１群化さ
れる。該ニブル・モードは該２つの連続データ語の出現
を検出するＡＮＤゲート２４　（第１図）によシ活性化
される。

そのデータ語の少なくとも１つを依然として待っている
連続書込み要求（ｗｓｙ）を要求バッファ・ユニット１
２が含んでいる間にルック・アヘッド読み出し要求（Ｒ
２Ｌ）が受信されると、この要求はＡＮＤゲート６５に
より検出され、このＡＮＤゲートはルック・アヘッド動
作を開始させる。該ルック・アヘッド読み出し要求は、
通常の順次読み出しアドレス５ＱＲＡの代シにＬＡＨＡ
レジスタ３３に記憶されたルックやアヘッド・アドレス
を選択するマルチプレクサ３４（第２図）によシ優先順
位を与えられる。かくして、ルック・アヘッド読み出し
要求は、次に、通常の順番よシ先に実行される。

このルック・アヘッド要求の場所は、この要求が引続く
通常の順次の読み出し中に現われるとき、これが飛び越
されるように、０ＬＡＨＡレジスタ３８（第２図）に記
憶される。

多くの変形が、本発明の範囲から逸脱せずに上述の装置
になし得るということが知られよう。

例えば、データ記憶部１１はニブル・モードで２語以上
にアクセスするようにできよう。

現在入手できるＲＡＭチップによシ、４個の連続する場
所が各々のニブル・モード動作でアクセスできる。この
全能力を使用するために、要求バッファ・ユニット１２
は、１連誉込み要求を実行するときに１群の４個のデー
タ語が集められるように変形することができよう。

他の可能な変形例としては、各々が記憶部ユニットと要
求バッファを有する被数の別々のチャンネルとしてデー
タ記憶装置を構成することであろう。このような装置で
は、制御ユニットは、明記されるアドレスに従って適切
なチャンネルに対し記憶部アクセス要求を分配する必要
があろう。

【図面の簡単な説明】

第１図は、データ記憶部と要求バッファ・ユニットを含
むデータ処理装置のブロック線図であシ、 第２図乃至第５図は前記要求バッファーユニットの制御
回路を詳細に示す論理回路図である。 〔主要部分の符号の説明〕

Claims (1)

【特許請求の範囲】
1. １．２個又はそれ以上の連続するデータ・アイテムの各
   々を個々にアクセスするのに要する時間よシ短かい単ｌ
   の拡張サイクルで前記データ・アイテムの一群をアクセ
   スし得るデータ記憶部を備えたデータ記憶装置において
   、前記データ記憶部からデーターアイテムを読み出しか
   つ前記データ記憶部へデータ・アイテムを書込むための
   １連の要求を受けるためのバッファであって前記要求を
   ファースト−イン・ファースト・アウトの列として編成
   したバッファ、及び 間違った配列の読み出し要求、すなわち、同１群中のデ
   ータ・アイテムに関する２つの書込み要求間に生じる読
   み出し要求を検出し、そして、前記２つの書込み要求が
   共に１群化されて前記拡張サイクル（複数）の１つで実
   行されるようにするために前記読み出し要求を順番通シ
   ではなく実行させるための論理回路を備えた仁とを特徴
   とするデータ記憶装置。 ２、特許請求の範囲第１項記載のデータ記憶装置におい
   て、 １個又はそれ以上の関連するデータ値が前記バッファに
   到着するのを依然として待っている書き込み要求の実行
   を禁止するための追加の論理回路を有することを特徴と
   するデータ記憶装置。 ３、特許請求の範囲第１項又は第２項記載のデータ記憶
   装置において、 前記要求を前記バッファの中に書込むための連続する書
   き込みアドレスのシルケンスを発生させるための第１の
   アドレシング回路、前記バッファに書込まれたと同じ順
   序で前記バッファから前記要求を読み出すための連続す
   る読み出しアドレスのシーケンスを発生させるための第
   ２のアドレッシング回路、及び間違った配列の読み出し
   要求の検出時に動作されて、前記第２のアドレッシング
   回路からの読み出しアドレスにより現在示されている要
   求前に、その正常順番より先に前記バッファから前記間
   違った配列の読み出す要求を読み出すためのスイッチン
   グ回路を有することを特徴とするデータ記憶装置。 ４、特許請求の範囲第３項記載のデータ記憶装置におい
   て、 その正常順番よシ先に実行された間違った配列の読み出
   す要求を保持する前記バッファ内の場所のアドレスを記
   憶するためのレジスタ、前記第２のアドレッシング回路
   によシ発生された各逐次読み出しアドレスと前記レジス
   タの内容を比較するための比較器、及び前記バッファか
   らの正常な逐次読み出し中に前記間違った配列の読み出
   し要求が生じるとき、この読み出し要求を飛び越すよう
   に前記逐次読み出しアドレスを増加させるための、前記
   比較器が等しい状態を検出したときに動作可能な加算回
   路を更に有することを特徴とするデータ記憶装置。 ５、前記特許請求の範囲第１項乃至第４項のいずれかに
   記載のデータ記憶装置において、各書込み要求がデータ
   値を伴うアドレスを有し、前記データ記憶装置が、更に
   、前記同一群中のデータ・アイテムに関する２つの連続
   する書込み要求の発生を検出するための、そして前記２
   つのデータ値が前記バッファの連続する場所へ書込まれ
   るように、前記２つの連続する書込み要求のうちの第２
   番目のもののアドレスが前記バッファ内に保持されるの
   を防止するための手段が設けられていることを特徴とす
   るデータ記憶装置。 ６、特許請求の範囲第５項記載のデータ記憶装置であっ
   て、更に、前記バッファの連続する場所（複数）からの
   ２つのデータ値の読み出しを検出し、その時点で、これ
   らの２つのデータ値を１つの単１の拡張サイクル内にい
   っしょに書き込むように前記データ記憶部の拡張サイク
   ルを開始するための手段を有することを特徴とするデー
   タ記憶装置。 ７、　特許請求の範囲第１項乃至第６項のいずれかに記
   載のデータ記憶装置、 このデータ記憶装置のための１連の読み出し及び書込み
   要求を発生させるためのデータ処理ユニットを有するこ
   とを特徴とするデータ処理装置。