JPS6016104B2 - サイリスタ回路の作動方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、刻み目形ェミッターゲート構造の形のェミッ
タ領域およびゲートと、該ゲートに穣触接続３れたゲー
ト領域と、該ゲート領域およびアノード領域より低くド
ーピングされているベース領域とを備えており、その際
ゲート領域は、該ゲート領域およびェミツタ領域の間の
ＰＮ接合を橋総するェミッタ領域に接触接続された電極
に対する短絡を有しておらずかつ前記ベース層は第１お
よび第２層から成っており該第１層は前記ゲート領域に
隣接しかつ前記第２層より低くドーピングされている少
なくとも１つのサィリスタを使用し、１０ＫＨｚより高
い周波数および５００Ｖより高い電圧を有する交流電流
を前記形式のサィＩＪス外こ供給するバイアス手段とサ
ィリスタを選択的に点弧するためにサィリス外こ前以つ
て決められた電位を供給するゲート回路とを使用して、
負荷と該負荷に直列接続されている少なくとも１つのサ
ィリスタとを含んでいるサィリスタ回路を作動する方法
に関する。

上述の形式の回路は「インターナショナル・ジヤーナル
・エレクトロニクス３６」（ｌｎｔ．ＪＥｌｅｃｔｒｏ
ｎｉｃｓ）（１９７４）Ｐ．３９９〜４１６より公知で
ある。

この種の回路に用いられるスイッチ回路は、例えば「サ
イリストーレン」（１９７０．独）Ｐ．１３１〜１３３
または「フンダメンメルス・オブ・ア・パルス・ウイス
・モデユレーテイド・／ぐワー・サーキット」（１９７
２．米）Ｐ．２６６〜２７５または「ミリチウム・スト
ロームリヒター・ハンドブーフ」（１９７１スイス」Ｐ
．１９７〜２０１より公知である。ｌｎｔ．Ｊ．エレク
トロニクス３６（１９７４）Ｐ．３９９〜４１６により
公知の回路のサイリスタは、２山Ｓｅｃより小さなター
ンオフ時間、許容電圧上昇率則ち６００Ｖ／ムｓｅｃの
ｄｖ／ｄｔ値、６５０Ｖの順方向および逆方向阻止電圧
および１０倣世のスイッチ周波数を有する。短かなター
ンオフ（回復）時間は実質的に次のようにゲートの制御
により蓬せられる。

即ちＰ−ゲート領域の場合ゲートの負の電位はゲートお
よびベース領域から阻止すべき通過状態のキヤリヤが迅
速に空乏化されるように作用する。この原理は「ゲート
ーアシステドーターンーオフ」（ＧＡＴＯ）として公知
である。

しかし阻止すべき半導体素子の直径が大きい場合、電流
が小さな直径のチャネルに密集し、そこに過熱や損傷が
生じる危険がある。このことを避けるために刻み目形の
ェミツターゲート−構造が設けられている。この構造に
より負に極性付けられたゲートがＰ−ゲート領域のすべ
ての部分に急速に作用する。Ｐ−ゲート領域の付加的に
高い導電率がその作用を助ける。Ｐ−ゲート領域の場合
カソード側のＰＮ−接合を短絡するショーテッドェミッ
タを設けることは許されない。というのはショーテツド
ェミッタがあると負に樋性付けられたゲートが有効に働
かなくなることがあるからである。むしろ前記ＰＮ接合
は十分に申し分のない阻止能力を有しなければならない
。というのはこの阻止能力はゲ−トの負の電位を制限す
るからである。刻み目形ェミツターゲート−構造はター
ンオフのみならずターンオフに対しても重要である。

その理由はこれによりゲートからの点弧がサィリスタの
すべての能動部分に迅速に波及するからである。刻み目
形ェミッタ構造でない場合スイッチング損失は著しく高
くなり、許容電流速度が、低くなる。確かにこれに関し
ては長いカソード緑を一様に点弧するために高い点孤軍
流および大変狭いカソードストラィプ幅が必要である点
に強い制限がある。

１仏ｓｅｃ内で全力ソード面が点弧されるとき点弧電流
として通過電流のオーダの大きさを必要としカソードス
トラィプ幅は約３００ムのである。

これによりしかし多くの能動表面が矢なわれるので実際
にこの種の解決は適していない。ｌｎｔ．Ｊ．エレクト
ロニクス３６（１９７４）Ｐ．３９９一４１６により公
知の電気回路は例えば１０００Ｖ以上の高い阻止電圧に
対しても適していない。

何故なら高い阻止電圧はサィリスタの厚く高抵抗のベー
ス領域を必要とする。しかしこの種のベース領域は例え
ば金のドーピングによる再結合中心の挿入によりキヤＩ
Ｊヤのライフタイムが著しく減少されないときキャリャ
が阻止すべき通過状態から十分に遠く空乏化されるのを
妨げる。この種の再結合中心はしかし高い順電圧降下を
生ぜしめるので望ましくない。従って最小のターンオフ
時間（回復時間）および小さな夕−ンオフ損失において
高い順阻止電圧および高い値の許容電流および電圧上昇
速度を有するサイリスタ回路が所望される。

この種のサィリスタ回路は、冒頭で述べたように次のよ
うなサイリスタ回路である。

即ち５００Ｖ以上の日頃阻止電圧において１０ＫＨｚ以
上のスイッチ周波数に対するサイリスタを有し、その際
サィリスタが刻み目形のェミッターゲート構造、ゲ−ト
に接触接続されているゲ−ト領域、ゲート領域より低く
ドーピングされているベース領域為を有し、このサイリ
スタがターンオフされるとき、ゲートはゲート領域にお
ける多数キヤリセの極性とは反対の極性にある電位にと
ゞまりかつゲート領域に隣接するェミッタ領域とのＰＮ
接合を短絡する、前記ェミッタ領域に接触接続されてい
る電極に対する降伏部を有していない電気回路であって
、ゲート領域に隣接する層の方が低くドーピングされて
いるようにベース領域が２層から成る、高周波サィリス
タを有する電気回路が用いられる。このような対策の回
路手段は「ｌＥＥ．コンフェレンス・パブリケーシミョ
ン１２３」（１９７４年・英）Ｐ１３〜１９により公知
である。

これにより、順阻止電圧を低下しないでベース領域の厚
さをかなり低減できるようになる。ベース領域の高抵抗
層は比較的小さい電圧において既に、自由なキャリアが
完全に空乏化され、一方の低抵抗の層は遮断層の拡がり
、従って「パンチースルー」を避けるように作用する。
ゲートおよびベース領域は近似的にＰＩＮ−構造を形成
する。Ｐ川−構造においては３角の代わりに矩形に電界
分布が得られる。ベース領域の高くドーピングされた方
の層に直接高くドーピングされた第２のェミッタ領域（
Ｎードーピングされたベース領域の場合アノード層）が
続くとき、全体の構造は特に簡単に製造できる。

しかしこの構成は、逆方向において例えば２５Ｖである
非常に低い電圧を阻止できるだけである。しかしこのこ
とは実際のスイッチ回路にとっては欠点ではない。とい
うのはサイリスタはいずれにせよ逆阻止方向において逆
並列のダイオードにより橋絡されなければならないから
である。（参照：公知の回路と関連して冒頭に引用した
文献を参照）ところで本発明は上記のようにサィリスタ
を有する電気回路を作動する有利な方法を提供すること
である。

この課題は本発明によれば次のようにして解決される。

即ち１０ＫＨｚより高い周波数および５００Ｖより高い
電圧を有する交流電流をサィリス外こ供給するバイアス
手段を前記少なくとも１つのサイリスタのェミッタ領域
とアノード領域との間に設け、かつ前記サィリスタに対
する順阻止状態の期間中前記ゲートの電位を、ゲート領
域と隣接するェミッタ領域との間のＰＮ接合が阻止方向
において樋性付けられるように、維持し、かつ前記バイ
アス手段が前記順阻止状態において漏れ電流を発生し、
かつ前記サィリスタを、正の負荷電流期間中前記漏れ電
流を用い、かつ前記ゲートの電位を、日頃阻止期間中の
ゲートの電位とは反対の極性の値と零との間にある値ま
たは零に設定するかまたはゲート回路を開放することに
よって点狐し、かつ前記交流電流がその負の負荷電流期
間になった後前記ゲートの電位を再び、その以前の値に
設定する。本発明の作動方法によれば従来のようにサィ
ＩＪス外ま、その他の場合は実質的に中性のゲートに電
位を加えることにより点弧されるのではなくて、ゲート
回路を開放しておいて電圧が小さいときにすでにブレー
クオーバ点弧の可能なサィリスタが、順方向状態にあっ
てゲートを介して阻止状態に保たれ、それからゲート回
路の開放またはゲートの電位の極性の反転によって点弧
される。

このように本発明によればサィリス夕の全能動部分が著
しく素速く点弧される。何故なら点弧はこの際もはや横
方向に流れるゲート−点孤軍流により行なわれるのでは
なく、遮断層の形成の際ベース領域の高抵抗層に生じる
軸方向に流れる逆電流によって行なわれる。サイリスタ
は、本発明の作動方法には望ましいがその他の場合は欠
点となるショーテツドェミツタが設けられていないこと
により簡単に点弧される。本発明による作動方法の機能
の有用性は予見されていなかった。

というのは点弧のために用いられる逆電流は強く温度に
依存しているからである。しかしこの温度に対する依存
性が実際には障害にはならない。というのはゲート領域
および隣接するェミッ夕領域の間のＰＮ−接合での発生
電流は同じ温度依存性を有するからである。次に本発明
を図面に示す実施例に基づいて詳細に説明する。

第１図は直列振動回路負荷ＲＬＣ、例えば直列コンデン
サＣを有する高周波数誘導炉Ｌ、逆並列のダイオードＤ
，，Ｄ２，Ｄ３，Ｄ４により逆阻止方向において橋絡さ
れている本発明によるサィリスタ回路Ｔｈ，，ｍ２，Ｔ
ｈ３，ＴＬを有するィンバータを示す。

例えば中間回路インバータが使用され、その際直流電圧
が日において給電される。第２図が示すように各々のサ
ィリスタＴｈ，〜ｍ４の主端子対にその都度電圧Ｕ化が
印加される。

ゲート端子Ｇには制御電圧ＵＧが印加される。Ｐ−制御
領域およびＮ−ベース領域を有するサィリスタに対する
制御電圧の経過を第２図に示す。ＵＧは最初員であり従
ってサィリスタは遮断されている。時点Ｚにおいて例え
ば回路のサイリスタｍ，およびｍ４のゲート電圧ＵＧが
零または正の値にセットされると、このサィリスタ対は
点弧され、Ｔｈ，およびＴ〜を介して電流１＾Ｋが流れ
る。この電流は時点Ｗでその樋性を変える。またこの電
流は時点Ｔにおいて回路Ｔｈ２およびＴｈ３のサィリス
タ対が点弧されて電流を流すまで逆並行のダイオード○
，およびＤ４を介して導びかれる。この時点Ｔで回路Ｔ
ｈ，およびＴＬのサィリスタにおける電圧Ｕ肌が再び上
昇する。この電圧を遮断するために時点ＷからＴの間に
サィリスタＴｈ，およびｍ４のゲートＧを再び負の電位
にセットされる。このようにして負荷Ｌに矩形の交流電
圧ＵＬ、および位相のずれた交流電流１しが生じる。本
発明によるサィリスタ−回路を用いることによりこれま
で電子管のみが使用されてきた高周波数の場合でもィン
バータを半導体構成素子で構成できる。第３図の断面図
に示すサィリス外ま、第１のェミツタ領域１、ゲート領
域２、高抵抗層３ａおよび低抵抗層３ｂを有するベース
領域、第２のェミッタ領域４および第１の主電極５、ゲ
ート電極６、および第２の主電極７を有する。

領域１／２，２／３ａ，３ａ／４の間にＰＮ接合Ｊ．，
Ｊ２，Ｊ３がある。主電極５の端子はＥ，で、主電極７
の端子はＥ２で、ゲート電極６の端子はＧで示されてい
る。ＰＮ接合Ｊ３に遮断電圧が加わらないので日頃阻止
ＰＮ接合Ｊ２において公知の特に有利なポジティブべべ
リング（ｌＥＥＥトランザクシヨン、ＥＤ−１１（１９
６４）Ｐ３１３）が設けられる。

第４図において第３図のサィリスタが刻み目形ェミツタ
ーゲート構造を有することがわかる。

ェミッタ領域１のストライプ幅をｂ、ゲート領域２のス
トライプ幅をｇで示す。連続動作高周波数サィリスタに
おいては比較的高い損失電力が生じる。

この損失電力に対して３７皿の動作温度を基礎として設
計される。ェピタキシャルーＮ形ベースサィリスタ第５
図はサイリスタに対するドーピング経過（端面からの距
離Ｘとドーピング濃度Ｎの値との関係）を示す。

このサィリスタはごサブストレート上にェピタキシヤル
技術を用いて製造される。このサイリスタは次のような
層を有する。Ｐ＋サブストレート（第３図の第２のェミ
ツタ領域４に相応）におけるアクセプタ濃度Ｎ＾は１び
９弧‐３、機能にとって層の厚さは重要でないが例えば
３００い机である。Ｎ層（第３図の層３ｂに相応）にお
けるドナ濃度Ｎｏは２・１び６弧‐３であり、層の厚さ
は３０山肌である。

Ｎ層（第３図の層３ａに相応）におけるドナ濃度Ｎｏは
１・１び４仇‐３であり、層の厚さは７０ムｍである。
Ｐ層（第３図のゲート領域２に相応）におけるアクセプ
タ濃度Ｎ＾は４・１び６仇‐３であり、層の厚さは１０
Ａのである。合金化金属化部分（第３図の５／６）を有
するＮ＋層（第３図の第１のェミッタ領域に相応）にお
いてはドナ濃度Ｎ。

は５・１び８乃至５・１び９肌‐３の範囲内にあり、層
の厚さは１０乃至２０山肌である。このＮ＋層はまた相
応する厚さのＰ層への拡散により製作できる。注入され
たキャリヤのライフタイムを減少させるために層３ａ，
３ｂにおいて公知の方法により約６・１び３仇‐３の濃
度まで金が拡散され、その結果０．７山ｓのライフタイ
ムとなる。

Ｎ‐層３ａ全体が自由なキャリャが空乏化される際の電
圧はＵＰ＝４００ｙである。

シリコンに対して最大である。２・１びＶ／肌の電界強
度はＵＢ＝１０００Ｖの順阻止電圧においてＰＮ‐接合
Ｊ２に達する。

逆方向においてＮｒ接合Ｊ３の降伏電圧は３５Ｖで生じ
る。ゲート領域２およびェミツタ領域１の間のＮ十Ｐ接
合Ｊ，に最大のとき２０Ｖを加えることができる。Ｎ＋
Ｐ接合Ｊ，を介しての電流密度がこの接合における発生
電流より大きいときカソードＥ，はＰベース２に電子を
注入する。

接合Ｊ２における阻止電圧が増加すると逆電流はＪ，の
発生電流をますます越え、順阻止電圧が１３０Ｖを越え
るや否やサィリスタはゲート回路の遮断により一様に点
弧される。この値は実際には温度に依存している、とい
うのはＮ十Ｐ接合Ｊ，の逆電流および発生電流は殆んど
これと同じ温度依存性を有するからである。３７帆のと
きの最小の点孤軍流密度は３ｍＡ／のであり、順方向電
圧が１０００Ｖの場合の最大逆電流密度は２０ｗＡ／の
である。

Ｎ−−領域３ａから均一の電流密度ｉがＰ−層２に流れ
、幅ｂのカソードストラィプ下のゲートの所まで達する
と、Ｕ＝Ｊｐぜ／幻の最大電圧降下が生じる。

ただしｄはＰ−層２の厚み、ｐはＰ一層２の固有抵抗で
ある。これにより、１０Ｖの負のゲート電圧および２肌
のストライプ幅の場合カソードＥ，が電子を注入するこ
となく４Ａ／地の最大の電流密度の電流を流せることと
なる。この値は最大逆電流密度より３００倍大きく、そ
の結果点弧を確実に逆電流により支配できるようになる
。ゲートＧを介して流すことのできる最大の電流密度は
、約２ぴ苦のベース３ａ／３ｂにおいて１０００Ｖ／ｒ
ｓｅｃのｄｖ／ｄｔ値が許容される程度に高くなければ
ならない。このサイリスタのターンオフ時間は１．５乃
至２仏ｓｅｃである。上述のサィリスタは例えば次のよ
うなデータで動作する。

周期的尖頭遮断電圧：８００Ｖ 連続時間限界電流：１００Ａ 臨界電圧上昇率：２００常 臨界蹴上昇率：２０常 スイッチ周波数：５０ＫＨｚ 遮断時のゲートの電位：−１０Ｖ、点弧時のゲートの電
位：０乃至十ＩＶＰ形一ベースサイリスタ 第６図はＰ形ベースサィリスタに対するドーピング経過
を示す。

２・１び３弧‐３（７０００仇）のＰドーピング濃度を
有する約２００り凧の厚さのシリコンディスクから製造
できる。

一方の側面から約７０仏のの深さのＰ形部分およびＮ十
領域が拡散される。他方の側面からは４・１び６３‐３
のドーピングを有する約３０山肌の厚さのＮ層がェピタ
キシャルに形成される。このＮ層へ続いてＰ十形部分が
拡散される。すべての試料において金は６・１び３伽‐
３の濃度にまで拡散されその結果０．７仏ｓｅｃのライ
フタイムが生じる。第３図のサィリスタの領域１，２，
３ａ，３ｂ，４はこの場合のＰ十層、Ｎ層、Ｐ‐層、Ｐ
層およびＮ＋層の順序で相応する。

２００ｙの順方向電圧において全Ｐ‐層を介して遮断層
が延在する。

順万向電圧が更に上昇すると次ぐＰ層３ｂにおいて更に
２０仏のにまでこの遮断層が拡がる。最大順阻止電圧は
２２００Ｖである。ＰＷ接合およびＰＮ十接合（Ｊ，並
びにＪ３）の降伏電圧は上述の例のように２０Ｖ並びに
３５Ｖである。ブレークオーバ点弧に対する最小順方向
電圧はその際３０Ｖである。この低減はドーピングが低
いためＰＮ一接合Ｊ２の遮断層の幅がより大きくなるこ
とによって達成される。２２００Ｖの順方向電圧および
３７雌の作動温度に際する最大逆電流密度はこのとき５
５のＡ／ふとなる。

ｌｏＡｍの厚さのＮ層２の導電率は上述した例のＰ層２
におけるより殆んど３倍程高い。

従ってカソードストラィプ幅ｂはこのときｂ＝３．３側
であるよう凡そノ３倍に拡大される。この実施例のサィ
リス夕に対しては約３Ａｓｅｃのターンオフ時間が生じ
る。

この実施例のサィリスタの作動デー外ま例えば次の通り
である。

周期的尖頭遮断電圧：１５００Ｖ 連続限界電流：１００Ａ 臨界電圧上昇率２００常 臨界電流上昇総２０常 スイッチ周波数：３皿Ｈｚ 遮断の時のゲートの電位：−１０Ｖおよび点弧の時の電
位は０である。

【図面の簡単な説明】

第１図は高周波数を発生するためにィンバータとして形
成されている回路を有するスイッチング回路略図、第２
図は第１図のスイッチング回路の電圧および電流波形図
、第３図は回路の順方向遮断ＰＮ接合のポジティブべベ
ルのサィリスタを第４図の線Ｓ−Ｓに沿って切断した断
面略図、第４図は第３図のサィリスタのゲート側の平面
略図、第５図はＮードーピングされたベース領域を有す
るサィリスタに対するドーピング経過を示すグラフ図、
第６図はＰ−ドーピングされたベース領域を有するサイ
リスタに対するドーピング経過を示すグラフ図である。 １，４・・・・・・ェミッタ領域、２・・…・ゲート領
域、５，７・・・・・・主電極、６・・・・・・ゲート
電極。ＦＩＧ．ＩＦＩＧ．２ ＦＩＧ．３ ＦＩＧ・ム ＦＩＧ．５ ＦＩＧ．６

Claims (1)

【特許請求の範囲】
1. １ 刻み目形エミツタ−ゲート構造の形のエミツタ領域
   およびゲートと、該ゲートに接触接続されたゲート領域
   と、該ゲート領域およびアノード領域より低くドーピン
   グされているベース領域とを備えており、その際ゲート
   領域は、該ゲート領域およびエミツタ領域の間のＰＮ接
   合を橋絡するエミツタ領域に接触接続された電極に対す
   る短絡回路を有しておらずかつ前記ベース層は第１およ
   び第２層から成つており該第１層は前記ゲート領域に隣
   接しかつ前記第２層より低くドーピングされている少な
   くとも１つのサイリスタを使用し、１０ＫＨｚより高い
   周波数および５００Ｖより高い電圧を有する交流電流を
   前記形式のサイリスタに供給するバイアス手段とサイリ
   スタを選択的に点弧するためにサイリスタに前以つて決
   められた電位を供給するゲート回路とを使用して、負荷
   と該負荷に直列接続されている少なくとも１つのサイリ
   スタとを含んでいるサイリスタ回路を作動する方法にお
   いて、前記バイアス手段を前記少なくとも１つのサイリ
   スタのエミツタ領域とアノード領域との間に設け、かつ
   前記サイリスタに対する順阻止状態の期間中前記ゲート
   の電位を、ゲート領域と隣接するエミツタ領域との間の
   ＰＮ接合が阻止方向において極性付けられるように、維
   持し、かつ前記バイアス手段が前記順阻止状態において
   漏れ電流を発生し、かつ前記サイリスタを正の負荷電流
   期間中前記漏れ電流を用い、かつ前記ゲートの電位を、
   順阻止期間中のゲートの電位とは反対の極性の値と零と
   の間に値または零に設定するかまたはゲート回路を開放
   することによつて点弧し、かつ前記交流電流がその負の
   負荷電流期間になつた後前記ゲートの電位を再びその以
   前の値に設定することを特徴とするサイリスタ回路の作
   動方法。