JPS60162382A - モデイフアイドハフマン符号化・復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はモディファイドハフマン符号化・復号化装置に
関し、特にファクシミ’）信号等の冗長性を有するデー
タを圧縮する場合に用いるモディファイドハフマン符号
化・復号化装置に関する。

ファクシミ’）信号等の冗長性を有するデータを圧縮す
る符号化方式として、いわゆるモディファイドハフマン
（ＭＨ）符号がＣＣＩＴＴよシ勧告され一般に広く用い
られている。このＭＨ符号は白レベル及び黒レベルの継
続長（ランレングス）全交互に符号化していくもので、
１つのランレングスは上位ビットのＭＵＣ（メイクアッ
プ）符号と下位ビットのＴＣ（ターミネイティング）符
号とに分かれ、上位ビットが零の場合はＴＣのみを出力
し。

零でない場合はＭＵＣとＴＣとを出力するものである。

ＭＨ符号化回路としては、特開昭５５−６７２７２（特
願昭５３−１４０３３８　’）号公報に開示のものが知
られており、そのブロック図を第１図に示す。

図において、セレクタ］ｌは２進化ランレングスの上位
５ビツトと下位６ビツトを、制御回路１７からの上位下
位指定信号により選択的に導出する。

コードテーブル記憶用ＲＯＭ（リードオンリメモリ）１
２は、ランレングスの上位ビットをＭＨ符号のＭＵＣに
変換する第１符号変換テーブルと、ランレングスの下位
ビットをＴＣに変換する第２符号変換テーブルを有して
いる。これら第１及び第２符号変換テーブルは上位下位
指定信号によシ切換え指定されることになる。

コード長テーブル記憶用ＲＯＭ１３は、Ｒ，０Ｍ１２に
記憶されている第１及び第２符号変換テーブル内の夫々
の符号の長さを示す第１及び第２符号長テーブルを記憶
しており、これら符号長テーブルは、同じく上位下位指
定信号により切換え指定される。

コード長カウンタ１５は、制御回路１７からのロードパ
ルスにより符号長テーブルに相当する数をカウントダウ
ンしてその内容が零になるまで。

ＲＯＭ１２の符号を直列符号にして送出するためのコー
ドセレクタ１４を動作させるものである。ゼロ検出器１
６はカウンタ１５が零になったことを検出して制御回路
１７へ通知するようになっている。

か＼る符号化回路の動作の詳細については上記公開公報
に詳記されておシ、こ＼では特に詳述しない。

一方、ＭＨ符号の後置化回路は第２図に示すものが知ら
れており、これは特開昭５３−９０７４９　（特願昭５
２−５１５８）号公報に開示のものである。

図において、ＲＯＭ２２はｎビット０ＦＦ（フリップフ
ロップ）２１のｎビット出力と制御器２３からの白レベ
ル黒レベルかを指示する１ビツトの白／黒指示信号とを
アドレスとするもので、このＲＯＭ２２のｎ−１ビツト
出力とバッファメモリ２４からの１ビツトシリアル画信
号とによシＦＦ２１は状態遷移（オンオフ状態遷移）が
制御されるようＫなっている。そして、ＲＯＭ２２のｎ
−１ビツト出力が復号出力となり、また残余１ビツト出
力が復号処理終了信号として制御回路２３へ印加されて
いる。

制御回路２３は復号処理開始時にＦＦ２１をリセットし
、ＲＯＭ２２にこれから復号するＭＨ符号が白レベルか
黒レベルかを指示する。ＲＯＭ２２は白レベルと黒レベ
ル夫々に対して異なった復号変換テーブルを有しておシ
、第３図に示す如き構成となっている。

第３図はｎ　＝　８の場合を示しており、図中線上の値
はＲＯＭに入力される画信号を１６進数で示し、丸印上
側の数字は現在ＲＯＭに入力されている状態数を１６進
数で示すと同時に、１つ前の状態で出力すべき状態数を
示す。図において、処理開始時にはＲＯＭ２２のアドレ
スに白若しくは黒のＯＯが印加されているので、Ｒ，０
Ｍ出力はＯｌとなる。次に、制御回路２３は読出しクロ
ックをＦＦ２１とバッファメモリ２４へ供給する。その
結果、　ＲＯＭ２２のアドレスは０１となっているので
、第３図によりバッファメモリ２４からの画信号がＯか
ｌかによって０２若しくは０３がＲＯＭ２２から出力さ
れる。

この様に、制御回路２３はＦＦ２１をオンオフすること
によって、第３図の００状態から右へＩ２２の出力状態
を遷移させていくことになる。こ＼で、復号が終了した
ときにＲＯＭ２２の残余１ビツト出力（処理終了信号）
が例えば１になる様に予め定めておけば、制御回路２３
はこの処理終了信号が１になったときにＦＦ２１をリセ
ットして再び上記動作を繰返す。この処理終了信号が１
になったときのＲ，０Ｍ２２のｎ−１ビツト出力が復号
データとなるのである。

第１図及び第２図のブロックから判る様に、従来方式で
は符号化回路と復号化回路では異なった処理方式となっ
ていることから、両回路をハード的に一体化することは
困難となっている。

本発明は、従来のもののか＼る欠点を除去して符号化に
際しても復号化と同様な処理方式をなすようにして両回
路をハード的に一体化可能としたモディファイドハフマ
ン符号化・復号化装置を提供することを目的としている
。

本発明によるモディファイドハフマン符号化・復号化装
置は、ｎビットＯＦＦと、こＯＦＦのｎビット人力へ供
給すべき入力信号を動作モードに応じて選択するセレク
タ手段と、ＦＦのｎビット出力信号及び符号化・復号化
を選択指示する指示信号ヲアドレスとしてｎビットの信
号を出力するＲＯＭとを有し、セレクタ手段の入力には
ＲＯＭのｎ−１ビツト出力と、符号化すべきｎ−１ビツ
トのランレングス信号と、復号化すべきシリアルな受信
信号と、更には符号化開始信号とが印加されておシ、符
号化時に、符号化開始信号とランレングス信号とをＦＦ
へ供給してしかる後にランレングス信号の代りにＲＯＭ
のｎ−１ビツト出力をＦＦへ供給し、かつ復号化時に受
信信号とＲＯＭのｎ−１ビツト出力とをＦＦへ供給する
ようセレクタ手段を制御し、ＲＯＭのｎ−１ビツト出力
から復号化出力を、残余の１ビツト出力から符号化出力
を夫々導出するようにしたことを特徴とする。

以下に第４図を用いて本発明の詳細な説明する。Ｒ，０
Ｍ３１は復号・符号化選択指示信号によって切換えられ
る２組の変換テーブルを有しており、復号変換テーブル
は従来装置にて説明した第３図と同様な構成となってい
る。符号化変換テーブルについては第５図にその構成例
を示し後述する。

このＲＯＭ３１のアドレスとしては、Ｆ’Ｆ３Ｑのｎビ
ット出力と、復号化・符号化選択指示信号と、更には白
・黒ランレングス信号とが用いられており、ＦＦ３０の
ｎビットの入力にはセレクタ３２による選択信号が供給
されている。

このセレクタ３２の入力には、ｌＦｔ、０Ｍ３１のｎ−
１ビツト出力と、符号化すべ’！ａｎ−ｉビットの上位
若しくは下位ランレングス信号とが印加され、ｔ　たｍ
−ｙ化すべきシリアルデータとしての画信号がゲート３
４を介して印加されている。そして、このセレクタ３２
の信号選択状態が制御器３３からの復号化・符号化選択
指示信号のゲート３５を介した信号によ多制御される。

ＲＯＭ３１のｎ−１ビツト出力はナントゲート３６に入
力されており、このゲート出力が符号化処理開始信号と
して制御器３３へ供給されている。

このＲＯＭ３１の残余の１ビツト出力は、復号時には復
号処理終了信号となり、また符号化時には符号化画信号
となるのである。制御器３３は、ＦＦ３０のリセットを
なすべくゲート３７を介してＦＦ３０のクリヤ端子ヘリ
セット信号を供給すると共に、クロック信号＊ＦＦ３ｏ
や、受信画信号バッファメモリ（図示せず）等へ送出す
る。また、符号化時に書込クロックとしてシステムにて
使用されるクロックをゲート３８を介して送出する。

か＼る構成において、復号処理を行う場合には、制御器
３３はＲＯＭａｌに対して復号を指示すると共に、セレ
クタ３２に対してはＲＯＭ３１　（Ｄ　ｎ　−１ビツト
出力を選択しかつ復号すべき画信号を選択するよう制御
指示する。か＼る指示は復号処理動作中側等変化しない
。制御器３３はＦＦ３Ｑをリセット中セレクト信号によ
シリセットしてＲＯＭ３１に対し白若しくは黒レベルを
指示する。その後は従来方法と全く同様にして復号処理
が行われるのである。

次に、符号化処理を行う場合は、制御器３３はＲＯＭ３
１に対して符号化を指示し、セレクタ３２に対してはｎ
−１ビツトの白若しくは黒レベルのランレングスと符号
化処理開始信号とを選択する様に指示し、更にＲ，０Ｍ
３１に白若しくは黒レベルを指示する。しかる稜に、制
御器３３はＦＦ３Ｑにクロックを供給してセレクタ３２
のｎビット出力をすべてロードする。その後、制御器３
３はセレクタ３２に対し、ｎ−１ビツトのランレングス
入力の代りにＲＯＭ３１のｎ−１ビツト出力を選択する
様に指示し、ＦＦ３Ｑに対しては順次クロックを供給す
るようにする。この際、Ｒ，０Ｍ３１の出力である残余
の１ビツト出力には符号化信号が出力される。

更に、制御器３３は、セレクタ３２に対してＲＯＭ３１
のｎ−１ビツト出力を選択し続けるよう制御しつつＦＦ
３０に対してクロックを供給し続けるのである。ＦＦ３
０にクロックが供給される毎にＲＯＭ３１の残余１ビツ
トからは符号化信号が書込みクロックに同期して出力さ
れる。

ＲＯＭ３１のｎ−１ビツト出力を入力とするナントゲー
ト３６は、これらｎ−１ビツトの入力がすべてＯになっ
たことを検出して符号化終了信号を発生して制御器３３
へ供給する。これによシ、制御器３３は符号化処理が終
了したこと検知してＦＦ３０ｔリセツトすると共にセレ
クタ３２の選択状りをｎ−ｘビットのランレングス信号
に切換えて、上述の動作がくり返えされることに々る。

第５図に基づいて符号化処理の具体例を説明する。図に
おいて、丸印の上部数値は符号化処理開始時に）ｔＯＭ
３１に入力されるアドレスを１６進で示したもので、下
部数値は処理途中に於てＲＯＭ３１に入力されるアドレ
ス゛を１６進で示したものである。

白ＴＣのランレングス１５の場合につき説明する。処理
開始時に白Ｔ０１５が入力されたとき、ＲＯＭ３１は１
つ左側の状態値ＯＡをｎ−１ビツトとして出力すると共
に画信号ビット（符号化信号ビット）に線上に示された
１を出力する。次に、Ｆ’Ｆ３０に制御器３３からクロ
ックが供給されると処理開始信号はオフとなって、ＲＯ
Ｍ３１に入力されるアドレスは先に出力したＯＡとなる
。ＲＯＭ３１はＯＡが入力されると、１つ左側の状態値
０９及び画信号ビットに線上に示された１を出力する。

以下、０８→０５→０２→００とたどっていき、画信号
ビットには処理開始時から１→１→０→１→０−４１と
出力される。これは白ＴＣ１５のＭＨ符号化信号となっ
ている。同様に、白ＴＯは処理開始時に８０が入力され
、以下ＱＦ’→ＯＤ→ＯＡ→０９→０８→０５→０２→
００と出力され、画信号ビットには００１１０１０１な
るＭＨ符号化信号が出力されるＯ この様に、処理終了時には状態値が必らず００となるの
で、これを処理終了検出用ゲート３６が検出して制御器
３３へ通知する。こうして符号化された画信号ビットは
書込みクロックに同期して出力されることになる。

ＲＯＭ３１は復号化処理時には、本構造をしだ状態遷移
表（第３図）を幹から根へと遷移して行くが、符号化処
理時には逆に状態遷移表（第５図）を根から幹へと遷移
して行く。但し、状態遷移表そのものは復号化と符号化
とでは異なっており、この切換えはＲＯＭ３１に入力さ
れる復号・符号化選択信号によりなされることは上述し
たとおりである。

叙上の如く、本発明によればＭＨ符号化及びその復号化
を同−ＲＯＭ、同−Ｆ’Ｆ＝ｉ用いて実現することがで
き、また制御回路を共用することによって従来のＭＨ復
号化回路にＭＨ符号化の機能をもたせることが可能とな
シ、両回路のハード的な結合が図れ部品点数の削減がで
きる。

【図面の簡単な説明】

第１図は従来のＭＨ符号化回路のブロック図。 第２図は従来のＭＨ復号化回路のブロック図、第３図は
第２図の回路における復号用変換テーブルの構成の１例
を示す図、第４図は本発明の１実施例の回路ブロック図
、第５図は第４図の回路における符号化用変換テーブル
の構成の１例を示す図である。 主要部分の符号の説明 ３０・・・・・・Ｆ’Ｆ、３１・・・・・・ＲＯＭ、３
２・・団・セレクタ、３３・・・・・・制御器、３６・
・団・符号化終了検知用ゲート。 −さ 代理人　弁理士　内　原　冑、　゛・ ′・： 千５図

Claims (1)

【特許請求の範囲】
1. ｎビットの７リツプ７０ツブと、この７リツプフロツプ
   のｎビット人力へ供給すべき入力信号を動作モードに応
   じて選択するセレクタ手段と、前記フリップフロップの
   ｎビット出力信号及び符号化拳復号化を選択指示する指
   示信号をアドレスとしてｎビットの信号を出力するり一
   ドオンリメモリとを有し、前記セレクタ手段の入力には
   前記リードオンリメモリのｎ−１ビツト出力と、符号化
   すべきｎ−１ビツトのランレングス信号と、復号化すべ
   きシリアルな受信信号と、更には符号化開始信号とが印
   加されておシ、符号化時に、前記符号化開始信号と前記
   ランレングス信号とを前記７リツグ７０ツブへ供給して
   しかる後に前記ランレンゲ２信号の代シに前記リードオ
   ンリメモリのｎ−１ビツト出力を前記フリップフロップ
   へ供給し、かつ復号化時に、前記受信信号と前記リード
   オンリメモリのｎ−１ビツト出力とを前記７リツプ７０
   ツブへ供給するよう前記セレクタ手段を制御し、前記リ
   ードオンリメモリのｎ−１ビツト出力から復号化出力を
   、残余の１ビツト出力から符号化出力を夫々導出するよ
   うにしたことを特徴とするモディファイドハフマン符号
   化・復号化装置。