JPS6231265A - モデイフアイドハフマン復号方式 - Google Patents
モデイフアイドハフマン復号方式Info
- Publication number
- JPS6231265A JPS6231265A JP17072685A JP17072685A JPS6231265A JP S6231265 A JPS6231265 A JP S6231265A JP 17072685 A JP17072685 A JP 17072685A JP 17072685 A JP17072685 A JP 17072685A JP S6231265 A JPS6231265 A JP S6231265A
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- Japan
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- bit
- decoding
- signal
- state
- shift register
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ファクシミリ信号のモディファイドハフマン
符号化された信号からファクシミリ信号を復号する復号
方式に関する。
符号化された信号からファクシミリ信号を復号する復号
方式に関する。
７アクシミ’）信号の冗長性を抑圧する符号化方式とし
てモディファイトノ・フマン符号（ＭＨ符号）がＣＣＩ
’ｌ”Ｔよシ勧告されておシ、一般に広く利用されてい
る。そのＭＨ符号化された信号をファクシミリ信号に復
号する従来のモディファイトノ・フマン復号方式を第３
図に示す。これはノ・フマン符号に関する復号回路（昭
和５２年特許願５２５１５８）を応用したものである。
てモディファイトノ・フマン符号（ＭＨ符号）がＣＣＩ
’ｌ”Ｔよシ勧告されておシ、一般に広く利用されてい
る。そのＭＨ符号化された信号をファクシミリ信号に復
号する従来のモディファイトノ・フマン復号方式を第３
図に示す。これはノ・フマン符号に関する復号回路（昭
和５２年特許願５２５１５８）を応用したものである。
制御器２３は処理開始時にラッチ回路２１をすセットし
、リードオンメモリ（ＲＯＭ）２２にこれから復号する
のはＭＨ符号の白のランレングスの復号か黒のランレン
グスの復号かを白黒指示信号Ｂ／Ｗによって指示する。
、リードオンメモリ（ＲＯＭ）２２にこれから復号する
のはＭＨ符号の白のランレングスの復号か黒のランレン
グスの復号かを白黒指示信号Ｂ／Ｗによって指示する。
ＲＯＭ２２は白のランレングスの復号と黒のランレング
スの信号それぞれに対して異なった状態変移をする。こ
の第４図は、黒のランレングスの復号の復号時の状態変
移図を示し、１ラインの画素数が２５６０画素の時のＲ
ＯＭ２２の状態変移の一部を示す。第４図の中で線上の
値はＲＯＭ２２に入力される符号化されたデータを示し
、丸印上側の数字はＲＯＭ２２のアドレスの入力である
と同時に１つ過去のＲＯＭの出力を示す。
スの信号それぞれに対して異なった状態変移をする。こ
の第４図は、黒のランレングスの復号の復号時の状態変
移図を示し、１ラインの画素数が２５６０画素の時のＲ
ＯＭ２２の状態変移の一部を示す。第４図の中で線上の
値はＲＯＭ２２に入力される符号化されたデータを示し
、丸印上側の数字はＲＯＭ２２のアドレスの入力である
と同時に１つ過去のＲＯＭの出力を示す。
第４図において処理開始時にはＲ，０Ｍ２２のアドレス
入力の状態番号には″００”が入力され、白のランレン
グスの復号かあるいは黒のランレングスの復号にかによ
シ、白黒指示信号Ｂ／Ｗがアドレス入力に入力されてい
る。この状態で制御器２３はシフトクロックをシフトレ
ジスタ２４に供給し、その結果Ｒ，ＯＭ ２２のアドレ
スに、復号すべき符号の１ビット目が入力される。ＲＯ
Ｍ２２はその信号が０＃か１１”かＫよってＲ，０Ｍ２
２は”０１”あるいは１０２＃が出力する。この様に制
御器２３はシフトレジスタ２４にシフトクロックを入力
し復号すべき符号信号が１ビット人カされるごとに、第
４図の＠００＃状態から右へＲＯＭ２２の状態を遷移さ
せていき、復号が終了した時、ＲＯＭ２２は復号された
データと制御器２３への終了判定信号を出力し、復号す
べき１つの符号信号の復号が終了する。
入力の状態番号には″００”が入力され、白のランレン
グスの復号かあるいは黒のランレングスの復号にかによ
シ、白黒指示信号Ｂ／Ｗがアドレス入力に入力されてい
る。この状態で制御器２３はシフトクロックをシフトレ
ジスタ２４に供給し、その結果Ｒ，ＯＭ ２２のアドレ
スに、復号すべき符号の１ビット目が入力される。ＲＯ
Ｍ２２はその信号が０＃か１１”かＫよってＲ，０Ｍ２
２は”０１”あるいは１０２＃が出力する。この様に制
御器２３はシフトレジスタ２４にシフトクロックを入力
し復号すべき符号信号が１ビット人カされるごとに、第
４図の＠００＃状態から右へＲＯＭ２２の状態を遷移さ
せていき、復号が終了した時、ＲＯＭ２２は復号された
データと制御器２３への終了判定信号を出力し、復号す
べき１つの符号信号の復号が終了する。
上述した従来の復号回路は、入力される画信号の１ビッ
トごとにＲＯＭ２２の状態を変化させるため、ＲＯＭ２
２の状態を多く設定しなけれはならなかった。
トごとにＲＯＭ２２の状態を変化させるため、ＲＯＭ２
２の状態を多く設定しなけれはならなかった。
本発明のそディ７アイドハ７マン復号方式は、％ｆイ７
アイドハフマン符号化されたファクシミリ画信号のパラ
レルシリアル変換を行うシフトレジスタと、前記シフト
レジスタの２ビットの先頭シリアル出力％前記ファクシ
ミリ画信号の白のランレングスによる復号か黒のランレ
ングスにょる復号かを指示する１ビットの白黒指示信号
、およびｎビット（ｎ＞０）の第一の状態数指示信号を
入力アドレスとして、予め記憶されたｎビットの第二の
状態数指示信号を出力するリードオンリメモリと、前記
リードオンリ、メモリの出力をラッチし前記第一の状態
数指示信号として出力するラッチ回路と、前記リードオ
ンリメモリからの復号残ビット判定信号が残２ピットで
あることを示すとき前記シフトレジスタを２ビットだけ
シフトさせ、前記復号残ビット判定信号が残１ビットで
あることを示すとき前記シフトレジスタを１ビットだけ
シフトさせる制御器とを具備することを特徴とする。
アイドハフマン符号化されたファクシミリ画信号のパラ
レルシリアル変換を行うシフトレジスタと、前記シフト
レジスタの２ビットの先頭シリアル出力％前記ファクシ
ミリ画信号の白のランレングスによる復号か黒のランレ
ングスにょる復号かを指示する１ビットの白黒指示信号
、およびｎビット（ｎ＞０）の第一の状態数指示信号を
入力アドレスとして、予め記憶されたｎビットの第二の
状態数指示信号を出力するリードオンリメモリと、前記
リードオンリ、メモリの出力をラッチし前記第一の状態
数指示信号として出力するラッチ回路と、前記リードオ
ンリメモリからの復号残ビット判定信号が残２ピットで
あることを示すとき前記シフトレジスタを２ビットだけ
シフトさせ、前記復号残ビット判定信号が残１ビットで
あることを示すとき前記シフトレジスタを１ビットだけ
シフトさせる制御器とを具備することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。１１はラッチ回路、
１２はＲＯＭ、１３は制御器、１４はシフトレジスタで
ある。制御器１３は処理開始時に２ツテ回路１１をリセ
ットしＲＯＭ１２にこれから復号するのはＭＨ符号の白
のランレングスの復号かあるいは黒のランレングスの復
号がを白黒指示信号Ｂ／Ｗによって指示する。ＲＯＭ１
２は白のランレングスの復号と黒のランレングスの復号
それぞれに対して異なりた状態変移をする。第２図は黒
のランレングス復号時の状態変移を示し、１ラインの画
素数が２５６０画素の時の状態変移の一部を示す。第２
図の中で線上の値はＲＯＭ１２に入力される符号化され
たデータを示し、丸印上側の数字は、ＲＯＭ１２のアド
レスの入力であると同時に状態遷移において１つ過去の
ＲＯＭ１２の出力を示し、丸印下側の１ケタの数字は復
号の終了までに復号されるデータを１ビットだけ必要と
するかあるいは２ビット必要とするかの復号残ビット判
定である。
１２はＲＯＭ、１３は制御器、１４はシフトレジスタで
ある。制御器１３は処理開始時に２ツテ回路１１をリセ
ットしＲＯＭ１２にこれから復号するのはＭＨ符号の白
のランレングスの復号かあるいは黒のランレングスの復
号がを白黒指示信号Ｂ／Ｗによって指示する。ＲＯＭ１
２は白のランレングスの復号と黒のランレングスの復号
それぞれに対して異なりた状態変移をする。第２図は黒
のランレングス復号時の状態変移を示し、１ラインの画
素数が２５６０画素の時の状態変移の一部を示す。第２
図の中で線上の値はＲＯＭ１２に入力される符号化され
たデータを示し、丸印上側の数字は、ＲＯＭ１２のアド
レスの入力であると同時に状態遷移において１つ過去の
ＲＯＭ１２の出力を示し、丸印下側の１ケタの数字は復
号の終了までに復号されるデータを１ビットだけ必要と
するかあるいは２ビット必要とするかの復号残ビット判
定である。
第２図において処理開始時にはＲＯＭ１２のアドレス入
力の状態番号には＠ｏｏ”が入力され、白のシンレング
スの復号かあるいは黒のランレングスの復号かによシ白
黒指示信号Ｂ／Ｗがアドレス入力に入力されている。こ
の状態で制御器１３はシフトクロックをシフトレジスタ
１４に２回供給し、その結果ＲＯＭ１２のアドレスに復
号すべき符号の１ビット目と２ビット目が入力される。
力の状態番号には＠ｏｏ”が入力され、白のシンレング
スの復号かあるいは黒のランレングスの復号かによシ白
黒指示信号Ｂ／Ｗがアドレス入力に入力されている。こ
の状態で制御器１３はシフトクロックをシフトレジスタ
１４に２回供給し、その結果ＲＯＭ１２のアドレスに復
号すべき符号の１ビット目と２ビット目が入力される。
その２ビットの値が（０，０）（０，１）（１，０）（
１，１）のいずれかによシ状態変移図に応じた出力を出
力する。この様に、制御器１３はシフトレジスタにシフ
トクロックを入力し符号化信号が２ビット入力されるご
とに′００＃状態から右へＲＯＭ１２の状態を遷移させ
ていき、復号すべき符号化信号が奇数ビットで、最後の
１ビットで復号処理を終了する状態の時、ＲＯＭ１２は
復号残ビットが１ビットであることを示すメ復号残ビッ
ト判定信号（１１”）がＲＯＭ１２よシ出力され、その
信号を受けた制御器１３は次のシフトクロックを１回の
み出力し、次の状態で復号を終了させ終了信号を出力す
る。
１，１）のいずれかによシ状態変移図に応じた出力を出
力する。この様に、制御器１３はシフトレジスタにシフ
トクロックを入力し符号化信号が２ビット入力されるご
とに′００＃状態から右へＲＯＭ１２の状態を遷移させ
ていき、復号すべき符号化信号が奇数ビットで、最後の
１ビットで復号処理を終了する状態の時、ＲＯＭ１２は
復号残ビットが１ビットであることを示すメ復号残ビッ
ト判定信号（１１”）がＲＯＭ１２よシ出力され、その
信号を受けた制御器１３は次のシフトクロックを１回の
み出力し、次の状態で復号を終了させ終了信号を出力す
る。
以上説明したように本発明は、復号すべき画信号を２ビ
ットずつ、判定することによシ、判定の状態を少なくす
ることができる。
ットずつ、判定することによシ、判定の状態を少なくす
ることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図中のＲＯＭの状態変移図、第３図は従来例のブロック
図、第４図は第３図中のＲＯＭの状態変移図である。 １１・・・−・・ラッチ回路、１２・・・・・・リード
オンリメモリ、１３・・・・・・制御回路、１４・・・
・・・シフトレジスタ、２１・・・・・・ラッチ回路、
２２・・・・・・リードオンリメモ１ハ ２３・・・・
・・制御回路、２４・・・・・・シフトレジスタ。 第 ｆ 凶
図中のＲＯＭの状態変移図、第３図は従来例のブロック
図、第４図は第３図中のＲＯＭの状態変移図である。 １１・・・−・・ラッチ回路、１２・・・・・・リード
オンリメモリ、１３・・・・・・制御回路、１４・・・
・・・シフトレジスタ、２１・・・・・・ラッチ回路、
２２・・・・・・リードオンリメモ１ハ ２３・・・・
・・制御回路、２４・・・・・・シフトレジスタ。 第 ｆ 凶
Claims (1)
- モディファイドハフマン符号化されたファクシミリ画信
号のパラレルシリアル変換を行うシフトレジスタと、前
記シフトレジスタの２ビットの先頭シリアル出力、前記
ファクシミリ画信号の白のランレングスによる復号か黒
のランレングスによる復号かを指示する１ビットの白黒
指示信号、およびｎビット（ｎ＞０）の第一の状態数指
示信号を入力アドレスとして、予め記憶されたｎビット
の第二の状態数指示信号を出力するリードオンリメモリ
と、前記リードオンリメモリの出力をラッチし前記第一
の状態数指示信号として出力するラッチ回路と、前記リ
ードオンリメモリからの復号残ビット判定信号が残２ビ
ットであることを示すとき前記シフトレジスタを２ビッ
トだけシフトさせ、前記復号残ビット判定信号が残１ビ
ットであることを示すとき前記シフトレジスタを１ビッ
トだけシフトさせる制御器とを具備することを特徴とす
るモディファイドハフマン復号方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17072685A JPS6231265A (ja) | 1985-08-02 | 1985-08-02 | モデイフアイドハフマン復号方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17072685A JPS6231265A (ja) | 1985-08-02 | 1985-08-02 | モデイフアイドハフマン復号方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231265A true JPS6231265A (ja) | 1987-02-10 |
Family
ID=15910252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17072685A Pending JPS6231265A (ja) | 1985-08-02 | 1985-08-02 | モデイフアイドハフマン復号方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231265A (ja) |
-
1985
- 1985-08-02 JP JP17072685A patent/JPS6231265A/ja active Pending
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