JPS601660B2 - 記憶装置の記憶内容破壊防止装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置を具備し、この記憶装置に各入力の
処理方法を命令の集合であるプログラムという形式で格
納しておき、外部入力に応じ、前記プログラムに従って
、制御対象を順次制御するようにしたストアードプログ
ラム方式のシーケンス制御装置に使用して好適な、記憶
装置の記憶内容破壊防止装置に関するものである。

このようなシーケンス制御装置は、一般的にプログラム
を格納するプログラム記憶装置と、データを格納するデ
ータ記憶装置とを有している。

プログラム記憶装置は不揮発性の、たとえばコアメモリ
を使用しているが、データ記憶装置は低価格で消費電力
の少ない半導体集積回路で構成した揮発性のものが使用
されているのが一般的である。したがって、データ記憶
装置は停電あるいは電源しや断等の電源異常により、記
憶内容が破壊されてしまう。そのため、データ記憶装置
に格納できるデータはその範囲が限定されてしまい、破
壊されては困るようなデータを格納するには制御上危険
が共なう。そこで、破壊されては困るようなデータを扱
わなければならないような事態が生じた場合には、不揮
発性のプログラム記憶装置の空領域をデータ記憶装置の
一部として使用し、ここにそのようなデータを格納する
ことが考えられる。しかし、そのためには処理装置が複
雑化し、それに共なって各部も複雑化してしまうという
不都合が生じてしまう。また、電源に異常が生じたら、
データ記憶装置の記憶内容を不揮発性の記憶装置内に格
納するようにすればデータ記憶装置で格納できるデータ
の範囲はかなり拡大でき、データ記憶装置をより有効に
利用できる。ところが、記憶装置の制御電源は、交流電
源を直流化して作られる。したがって、この制御電源の
電圧は、直流化回路のたとえばコンデンサの蓄電効果に
より、交流電源のしや断あるいは停電においても瞬時に
降下することはなく、ある時定数で、暫時降下する。こ
のような過度状態では、制御回路の動作が不安定となり
、不要な読み出し、または書き込み電流が記憶装置に流
れる恐れがあり、そのため記記内容が破壊されることが
ある。そのため、従来は、シーケンス制御装置内に電源
異常検出器を内蔵し、電源に異常があれば、ただちに記
憶装置に読み出し、あるいは書き込みを禁止する禁止信
号を印加するようにしていた。したがって、従来のもの
は、電源に異常が発生してからデータ記憶装置の内容を
不揮発性の記憶装置に移すという時間がなく、このよう
なデータの保護操作は不可能であった。記憶装置の駆動
用電源あるいは読み書きを行なう制御回路の駆動用の制
御電源は、前記したように交流電源を直流化して作られ
る。

さらに、これらの電源はかなりの安定度が要求される。
そのため、直流化回路のたとえばコンデンサはかなりの
大容量のものが使用され、時定数は非常に大きい。した
がって、停電あるいは露源しや断等の電源異常が生じて
も、直流化回路はある程度の時間、記憶装置あるいはそ
の制御回路を正常に作動する規定電圧を安定して出力し
、その後不安定な電圧を出力しながら除々に出力電圧は
降下する。電源が異常を来してから直流化回路が規定電
圧を持続して出力できる時間、すなわち異常時規定電圧
出力時間は、直流化回路の設定時に予め知ることができ
る。本発明は、この直流化回路の異常時規定電圧出力時
間を有効に利用し、上述の欠点を解決するために成され
たものであり、簡単な構成により、電源異常検出回路が
異常を発生してから、予定時間後に記憶装置の読み出し
、書き込みを禁止する禁止信号を発生することができる
と共に、汎用性を有する記憶装置の記憶内容破壊防止装
置を得ることを目的とする。

上記の目的を達成するため本発明の特徴とするところは
、記憶装置の各番地を順次指定操作するプログラムカウ
ンタの歩進用のクロツクパルスを発生するクロックパル
ス発生器と、交流主電源のしや断あるいは停電を検出し
て異常信号を出力する電源異常検出回路と、揮発性記憶
装置の予め定めた記憶内容を不揮発性記憶装置に転送し
得る時間に対応する予め定めた設定値を、前記異常信号
に応答してブリセットすると共に、前記クロックパルス
発生器からのクロックパルスを入力し前記異常信号を受
けることによって前記クロックパルスの計数を開始し、
当該計数内容が前記設定値に達することによって制御信
号を出力するプリセットカウン夕とを具備し、前記制御
信号によって記憶装置の読み出し、書き込みを禁止する
ようにしたことにある。

以下、第１図に示す本発明の一実施例について説明する
。

１は記憶装置の各番地を順次指定操作するプログラムカ
ウンタの歩進用のクロックパルスを発生するクロツクパ
ルス発生器である。

ＡＣは交流主電源であり、２は交流主電源ＡＣのしや断
あるいは停電を検出して異常信号を発生する電源異常検
出回路である。３は計数回路であり、一例としてプリセ
ットカウンタを用いた場合について示してある。

このプリセットカウンタ３は電源異常検出回路２からの
出力信号ａをプリセット端子Ｐｒに、そしてこの信号を
否定回路Ｎ，を介してクリア端子ＣＬに入力するように
してある。したがって、常時このカゥンタ３はクリアさ
れ、電源異常検出回路２が異常信号を出力すると時間設
定値ｆをプリセットする。さらに、このカウンタ３はク
ロツクパルス発生器１からのクロツクパルスをＡＮＤ回
路Ａ，を通してその入力端子ＩＮ‘こ入力するようにす
る。そして、このＡＮＤ回路Ａ，を桁上げ端子Ｃからの
出力を否定回路Ｎ２で否定した信号で開閉制御するよう
にしてある。４は電源リセット回路であり、たとえば抵
抗Ｒ，とコンデンサＣとの積伏回路で直流電源Ｖｃｃの
立よりを検出し、電源投入時点から一定時間、シーケン
ス制御装置のアキュームレータ、各種レジスタ、フリツ
プフロツプ等をリセットするりセット信号ＣＳを発生す
る。

ＱはコンデンサＣの放電回路を横成するトランジスタで
あり、プリセツトカウンタ３の端子ＣＯから桁上げ信号
が発生すると、このトランジスタＱは導通してコンデソ
サＣの電荷を強制的に放電し、電源リセット回路４はリ
セット信号ＣＳを出力する。５はフリツプフロツプ回路
であり、電源リセット回路４の出力によってリセットさ
れ、出力Ｑは否定回路Ｎ３を介して記憶装置Ｍの読み出
し書き込みを禁止する動作禁止端子に印加するようにし
てある。

６はラツチリレーであり、これは記憶装置Ｍの動作禁止
信号を保証するためのものである。

すなわち、交流主電源ＡＣがしや断あるいは停電してか
ら一定時間経過後、直流化回路の出力電圧Ｖｃｃは不安
定になる。この時点で否定回路Ｎ３の出力が予定レベル
の動作禁止信号を保持できなくなる。ラッチリレー６は
この時に予定レベルの動作禁止信号を保証するもので、
接点Ｃ，‘まフロート状態としてあり、接点Ｃ２は接地
するようにしてある。中性点Ｃ３は記憶装置Ｍの動作禁
止端子に接続するようにする。Ｌ，，Ｌはコイルであり
、コイルＬ，を励磁すると中性点Ｃ３と接点Ｃ，が接続
され、コイルＬを励磁すると中性点Ｃ３と接点Ｃ２が接
続され、それらは互いに他の一方が励磁されるまで接続
された状態を保持する。コイルＬ，Ｌ２のそれぞれの一
端は直流電源Ｖｃｃに接続してあり、コイルＬ，の他端
はＡＮＤ回路Ａ２の出力端に接続してあり、コイルＬ２
の他端はＡＮＤ回路Ａ３の出力端に接続してある。ＡＮ
Ｄ回路Ａ２は、電源リセット回路４の出力信号と電源異
常検出回路２の出力を否定回路Ｎ４で否定した信号とを
入力るようにしてある。ＡＮＤ回路Ａ３は電源リセット
回路４の出力信号を否定回路Ｎ５で否定した信号を入力
するようにしてある。第２図は第１図に示す回路の各部
の波形を示したものであり、ＡＱま交流主電源ＡＣの電
圧波形を示し、ＶＣＣは直流電源ＶＣＣの電圧波形を示
す。

ａ，ｂ，ＣＳは電源異常検出回路２、プリセットカウン
タ３、電線リセット回路４の出力波形を示す。ｄは記憶
装置Ｍの動作禁止端子に加わる波形を示す。以下、第２
図を参照して第１図の動作について説明する。

まず、電源投入時、電源リセット回路４は直流電源Ｖｃ
ｃの立ち上りを検出し、一定時間論理的に“０”のリセ
ット信号を出力する。このリセット信号により、シーケ
ンス制御装置のアキュームレータ、各種レジスタ、各フ
リップフロップ等はリセットされる。これと同時に、こ
のリセット信号はフリツプフロツプ回路５をリセットす
る。そうすると、フリツプフロツプ回路５の出力端子Ｑ
は論理的に“１”の信号を出力し、否定回路Ｎ３の出力
は論理的に“０”となり、記憶装置Ｍの読み出し、書き
込みを禁止する。この時点において、電源ＡＣは正常で
あり、電源異常検出回路２は論理的に“１”の信号を出
力する。したがって、プリツトカウンタ３はクリアされ
ているので、桁上げ端子Ｃからは桁上げ信号は出力され
ず、ＡＮＤ回路Ａ，はゲートを閉じ、クロツクパルスは
入力されない。また、電源異常検出回路２の出力が論理
的に“１”、電源リセット回路４の出力が論理的に“０
”であることから、ＡＮＤ回路Ａ２の出力は論理的に“
１”、ＡＮＤ回路Ａ３の出力は論理的に“０”となり、
コイルＬ２が励磁され、中性点Ｃ３は接地され、記憶装
置Ｍの動作禁止端子には論理的に“０”の禁止信号が加
わる。一定時時間後、電源リセット回路４が論理的に“
１”の信号を出力すると、否定回路Ｎ２の出力は論理的
に“１”、ラツチリレー６はコイルＬが励磁され、記憶
装置Ｍに加わる禁止信号は解除される。次にｔｏ時点で
交流主電源ＡＣがしや断あるいは停電により、電力の供
給を停止したとする。しかし、直流電源Ｖｃｃは上記し
た理由により、ｔｏ時点から異常時規定出力時間Ｔｏは
規定電圧を出力する。ｔｏ時点で交流主電源ＡＣに異常
が発生すると、電源異常検出回路２はこれを検出し、検
出遅れ時間後、論理的に“０”の異常信号を出力する。
この信号により、ブリツトカウンタ３は時間設定値ｆを
プリセットする。同時に、桁上げ端子ＣＯは論理的に“
０”の信号を出力し、否定回路Ｎ２は論理的に“０”の
信号を出力してＡＮＤ回路Ａ，を開く。これにより、ク
ロックパルス発生器１からのクロツクパルスがプリセッ
トカウンタ３の入力端子ＩＮに加わる。しかし、電源リ
セツト回路４の出力は変化なく、ラッチリレー６も前記
の状態を保持しており、記憶装置Ｍへの信号は論理的に
“１”となり、禁止信号は解除されている。ＡＮＤ回路
Ａ，が開くことから、プリセットカウンタ３はクロツク
パルス発生器１からのクロツクパルスを計数する。一定
時間Ｔｃ後、プリセツトカウンタ３の計数内容が時間設
定値ｆに達すると、桁上げ端子Ｃから論理的に“１”の
信号が出力される。これにより否定回路Ｎ２は論理的に
‘１０”の信号を出力し、ＡＮＤ回路Ａ，を閉じ、プリ
セツトカウンタ３へのクロツクパルスの入力を禁止する
。同時に、この桁上げ信号は電源リセット回路４に加わ
り、トランジスタＱを導通し、コンデンサＣの電荷を放
電し、これにより電源リセット回路４は所定の遅れ時間
後、論理的に“０”のリセット信号を出力する。フリッ
プフロップ回路５はこのリセット信号でリセットされ、
出力端子Ｑからは論理的に“１”の信号を出力する。こ
の出力は、否定回路Ｎ３で否定され、記憶装置Ｍの動作
禁止端子に論理的に“０”の動作禁止信号を印加する。
電源異常検出回路２が論理的に“０”、電源リセット回
路４が論理的に“０”の信号を出力するため、ＡＮＤ回
路んの出力は論理的に“１”、ＡＮＤ回路Ａ３の出力は
論理的に“０”となり、コイルＬの励磁が解除され、コ
イルＬが励磁される。

これにより、中性点Ｃ３は接地され、記憶装置Ｍの動作
禁止端子には論理的に“０”の安定した動作禁止信号が
加わる。このようにすれば、交流主電源ＡＣが異常を来
してから、一定時間Ｔｃ後に記憶装置Ｍに動作禁止信号
を印加することができる。しかも、異常時規定電圧出力
時間Ｔｏは直流化回路の設計段階で予め知ることがでる
ことから、時間Ｔｃはこの時間Ｔｏの範囲内であれば、
予め設定できる。したがって、電源異常検出回路２から
の異常信号でシーケンス制御装鷹の処理動作に割り込み
かけ、この時間Ｔｃ内にデータ記憶装置の内容を不揮発
性のたとえばプログラム記憶装置の空領域内に格納する
ことができ、データ記憶装置に破壊しては困るようなデ
ータでも格納することができることから、データ記憶装
置の利用範囲を大幅に拡大できる。しかも、この時間Ｔ
ｃは異常時規定電圧出力時間内であれば、時間設定値ｆ
を変えることにより任意に選定できる。したがって、制
御電源の仕様の異なるものへの適用は、プリットカゥン
タの設定値を変えることによって容易に対処できる。す
なわち、種々の仕様を有する制御電源に汎用的に使用す
ることが可能となる。そして、この時間Ｔｃは、アドレ
スカウンタの歩進用のクロツクパルスを発生するクロッ
クパルス発生器によって管理されることから、きわめて
正確であり、かつシーケンス制御装置の各部と同期を取
ることができ、きわめて好都合である。以上の説明から
明らかなように、本発明によれば、簡単な構成で、電源
異常検出回路が異常信号を発生してから一定時間後に、
記憶装置の動作禁止端子に動作禁止信号を印加すること
のできる記憶装置の記憶内容破壊防止装置を得ることが
できる。

したがって、電源異常により揮発性のデータ記憶装置の
内容を不揮発性の記憶装置内に退避させることができ、
データ記憶装置の使用範囲を大幅に拡張できる。しかも
、一定時間後には、記憶装置に動作禁止信号を確実に印
加できることから、記憶装置の内容は確実に保護できる
。また、電源異常発生時点から記憶装置の読み出し、書
き込みを禁止するまでの時間は、プリセットカウンタの
設定値を可変することで容易に対処できるため、種々の
仕様を有する制御電源に汎用的に使用することが可能で
ある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図の各部の波形を示す図である。 １：クロックパルス発生器、２：電源異常検出回路、３
：計数回路、ＡＣ：交流主電源。 弟／図 第２図

Claims (1)

【特許請求の範囲】
1. １ 記憶装置に各番地を順次指定操作するプログラムカ
   ウンタの歩進用のクロツクパルスを発生するクロツクパ
   ルス発生器と、交流主電源のしや断あるいは停電を検出
   して異常信号を出力する電源異常検出回路と、揮発性記
   憶装置の予め定めた記憶内容を不揮発性記憶装置に転送
   し得る時間に対応する予め定めた設定値を、前記異常信
   号に応答してプリセツトすると共に、前記クロツクパル
   ス発生器からのクロツクパルスを入力し前記異常信号を
   受けることによって前記クロツクパルスの計数を開始し
   、当該計数内容が前記設定値に達することによって制御
   信号を出力するプリセツトカウンタとを具備し、前記制
   御信号によって記憶装置の読み出し、書き込みを禁止す
   るようにした記憶装置の記憶内容破壊防止装置。