JPS6244725B2 - - Google Patents
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- Publication number
- JPS6244725B2 JPS6244725B2 JP54061841A JP6184179A JPS6244725B2 JP S6244725 B2 JPS6244725 B2 JP S6244725B2 JP 54061841 A JP54061841 A JP 54061841A JP 6184179 A JP6184179 A JP 6184179A JP S6244725 B2 JPS6244725 B2 JP S6244725B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- oscillation
- reversible counter
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
- H03K21/403—Arrangements for storing the counting state in case of power supply interruption
Landscapes
- Television Receiver Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、特にテレビジヨン受像機の音量制御
に用いて好適なアナログメモリに関するものであ
る。
に用いて好適なアナログメモリに関するものであ
る。
従来、アツプ・ダウンカウンタを用いたDAコ
ンバータは電源が切れると、その時の値を記憶し
ておくことができず、したがつて再び電源を投入
しても、以前のデータを忘れているために機器に
よつてははなはだ不都合が生じる場合があつた。
たとえば、テレビジヨン受像機の音量制御に用い
たときは、電源投入時にその都度、以前の音量に
合わせなければならない。
ンバータは電源が切れると、その時の値を記憶し
ておくことができず、したがつて再び電源を投入
しても、以前のデータを忘れているために機器に
よつてははなはだ不都合が生じる場合があつた。
たとえば、テレビジヨン受像機の音量制御に用い
たときは、電源投入時にその都度、以前の音量に
合わせなければならない。
本発明は上記点に鑑みてなされたもので、電源
遮断時、遮断する前のデータを記憶しておき、再
び電源を投入した場合、遮断する前のデータが出
力として得られるアナログメモリを提供しようと
するものである。
遮断時、遮断する前のデータを記憶しておき、再
び電源を投入した場合、遮断する前のデータが出
力として得られるアナログメモリを提供しようと
するものである。
以下その一実施例を添付図面を用いて説明す
る。第１図に一構成例を示す。図中、１は抵抗２
とコンデンサ３とによつて励振される発振回路
で、発振制御入力Ａが“Ｌ”のときは発振を停止
しており、“Ｈ”の時に発振する。４，５はカウ
ンター１１をそれぞれアツプ・ダウンさせるスイ
ツチであり、通常は接点が開いており、スイツチ
を閉じると、たとえば音量を変化させることがで
きる。６，７はチヤタリング防止回路であり、ス
イツチ４，５のチヤタリング、バウンジイングを
防止し、スイツチ４，５を閉じると、チヤタリン
グ防止回路６，７の出力は“Ｈ”レベルになるよ
うに構成され、通常スイツチ４，５が開いている
時は“Ｌ”レベルになつている。前記チヤタリン
グ防止回路６，７の出力は、OR回路８を通して
Ｓ−フリツプフロツプ回路１２のセツト端子Ｓに
印加される。また、チヤタリング防止回路６，７
のそれぞれの出力は発振回路１の出力とともに
AND回路９，１０の入力に印加され、このAND
回路９，１０を通してカウンター１１のアツプ・
ダウン入力端子に接続される。OR回路８の出力
はまたインバータ１３を通り、発振回路１の出力
とともにAND回路１４を通りＴ−フリツプフロ
ツプ回路１５のトリガー端子T1に接続される。
前記Ｔ−フリツプフロツプ回路１５の出力Q1は
Ｔ−フリツプフロツプ回路１６のトリガー端子
T2に接続されるとともに、AND回路１７，１８
の入力に印加される。また、Ｔ−フリツプフロツ
プ回路１５の出力1はAND回路１９の入力に、
またＴ−フリツプフロツプ回路１６の出力Q2は
AND回路１７，１９の入力に、またＦ−フリツ
プフロツプ回路１６の出力2はAND回路１８の
入力にそれぞれ接続される。AND回路１７の出
力はＳ−フリツプフロツプ回路１２およびＴ−フ
リツプフロツプ回路１５、Ｔ−フリツプフロツプ
回路１６のリセツト端子Ｒ，R1，R2に接続され
る。発振回路１の反転出力はAND回路１８，１
９の入力に接続される。
る。第１図に一構成例を示す。図中、１は抵抗２
とコンデンサ３とによつて励振される発振回路
で、発振制御入力Ａが“Ｌ”のときは発振を停止
しており、“Ｈ”の時に発振する。４，５はカウ
ンター１１をそれぞれアツプ・ダウンさせるスイ
ツチであり、通常は接点が開いており、スイツチ
を閉じると、たとえば音量を変化させることがで
きる。６，７はチヤタリング防止回路であり、ス
イツチ４，５のチヤタリング、バウンジイングを
防止し、スイツチ４，５を閉じると、チヤタリン
グ防止回路６，７の出力は“Ｈ”レベルになるよ
うに構成され、通常スイツチ４，５が開いている
時は“Ｌ”レベルになつている。前記チヤタリン
グ防止回路６，７の出力は、OR回路８を通して
Ｓ−フリツプフロツプ回路１２のセツト端子Ｓに
印加される。また、チヤタリング防止回路６，７
のそれぞれの出力は発振回路１の出力とともに
AND回路９，１０の入力に印加され、このAND
回路９，１０を通してカウンター１１のアツプ・
ダウン入力端子に接続される。OR回路８の出力
はまたインバータ１３を通り、発振回路１の出力
とともにAND回路１４を通りＴ−フリツプフロ
ツプ回路１５のトリガー端子T1に接続される。
前記Ｔ−フリツプフロツプ回路１５の出力Q1は
Ｔ−フリツプフロツプ回路１６のトリガー端子
T2に接続されるとともに、AND回路１７，１８
の入力に印加される。また、Ｔ−フリツプフロツ
プ回路１５の出力1はAND回路１９の入力に、
またＴ−フリツプフロツプ回路１６の出力Q2は
AND回路１７，１９の入力に、またＦ−フリツ
プフロツプ回路１６の出力2はAND回路１８の
入力にそれぞれ接続される。AND回路１７の出
力はＳ−フリツプフロツプ回路１２およびＴ−フ
リツプフロツプ回路１５、Ｔ−フリツプフロツプ
回路１６のリセツト端子Ｒ，R1，R2に接続され
る。発振回路１の反転出力はAND回路１８，１
９の入力に接続される。
２０はカウンター１１と同数のビツトを持つた
半導体不揮発メモリ−（以下Ｍ−NOSメモリーと
称する）であり、読み出し端子O1，O2，O3，…
…Ｏoと、データ入力端子D1，D2，D3……Ｄoを
有する。また、Ｍ−NOSメモリー２０は、該メ
モリー２０のデータを消去するためのイレーズ端
子Ｅと、データ入力端子D1，D2，D3……Ｄoのデ
ータをｎビツトのＭ−NOSメモリー２０に書込
むライト端子Ｗを有する。Ｍ−NOSメモリー２
０の読み出し端子O1，O2，O3，……Ｏoはカウン
ター１１のプリセツト入力データ端子P1，P2，P3
……Ｐoに接続される。また、カウンター１１の
出力端子O1′，O2′，O3′……Ｏo′はＭ−NOSメモ
リー２０のデータ入力端子D1，D2，D3……Ｄoに
接続されるとともに、Ｄ／Ａコンバータ２１の入
力端子I1，I2，I3，……Ｉoに接続される。
半導体不揮発メモリ−（以下Ｍ−NOSメモリーと
称する）であり、読み出し端子O1，O2，O3，…
…Ｏoと、データ入力端子D1，D2，D3……Ｄoを
有する。また、Ｍ−NOSメモリー２０は、該メ
モリー２０のデータを消去するためのイレーズ端
子Ｅと、データ入力端子D1，D2，D3……Ｄoのデ
ータをｎビツトのＭ−NOSメモリー２０に書込
むライト端子Ｗを有する。Ｍ−NOSメモリー２
０の読み出し端子O1，O2，O3，……Ｏoはカウン
ター１１のプリセツト入力データ端子P1，P2，P3
……Ｐoに接続される。また、カウンター１１の
出力端子O1′，O2′，O3′……Ｏo′はＭ−NOSメモ
リー２０のデータ入力端子D1，D2，D3……Ｄoに
接続されるとともに、Ｄ／Ａコンバータ２１の入
力端子I1，I2，I3，……Ｉoに接続される。
２２は電源スイツチ（図示せず）と連動するス
イツチで、パルス発生回路２３に接続される。こ
のパルス発生回路２３は、各電源が安定した後
に、Ｍ−NOSメモリー２０の読み出し端子O1，
O2，O3，……Ｏoのデータをカウンター１１にプ
リセツトするプリセツトパルスを発生し、カウン
ター１１のプリセツト端子P0に印加する。
イツチで、パルス発生回路２３に接続される。こ
のパルス発生回路２３は、各電源が安定した後
に、Ｍ−NOSメモリー２０の読み出し端子O1，
O2，O3，……Ｏoのデータをカウンター１１にプ
リセツトするプリセツトパルスを発生し、カウン
ター１１のプリセツト端子P0に印加する。
次に各部の動作について述べる。
電源スイツチ（図示せず）を閉じた後、Ｍ−
NOSメモリー２０およびカウンター１１の電源
が安定した後に、パルス発生回路２３よりプリセ
ツトパルスが発生し、Ｍ−NOSメモリー２０に
記憶していたデータを読出し、カウンター１１に
プリセツトする。
NOSメモリー２０およびカウンター１１の電源
が安定した後に、パルス発生回路２３よりプリセ
ツトパルスが発生し、Ｍ−NOSメモリー２０に
記憶していたデータを読出し、カウンター１１に
プリセツトする。
この後アツプまたはダウン操作をおこなうこと
が出来る。ここではカウンターアツプについて第
２図とともに述べる。第２図イはスイツチ４を閉
じた時のチヤタリング防止回路６に印加される波
形を示している。このチヤタリング防止回路６の
出力は第２図ロに示すようになる。この第２図ロ
の出力がOR回路８を通つてＳ−フリツプフロツ
プ回路１２のセツト端子Ｓに印加され、Ｓ−フリ
ツプフロツプ回路１２の出力Ｑはチヤタリング防
止回路６の出力第２図ロが立上つたとき（Ｈにな
つた時）に第２図ハで示すごとく“Ｈ”となる。
発振回路１は発振制御端子Ａが“Ｈ”となると同
時に第２図ニのごとく発振を開始する。この結
果、カウンター１１のup端子には、発振回路１
の出力ニとチヤタリング防止回路６の出力ロの
ANDをとつた第２図ホの波形が印加される。カ
ウンター１１はｎビツトのアツプ・ダウンカウン
ターであり、up端子にホで示すようなパルス波
形が印加されるとパルスの数だけカウンター１１
をアツプさせる。すなわち、スイツチ４を閉じて
いる時間に比例してカウンター１１のアツプする
数が定まる。
が出来る。ここではカウンターアツプについて第
２図とともに述べる。第２図イはスイツチ４を閉
じた時のチヤタリング防止回路６に印加される波
形を示している。このチヤタリング防止回路６の
出力は第２図ロに示すようになる。この第２図ロ
の出力がOR回路８を通つてＳ−フリツプフロツ
プ回路１２のセツト端子Ｓに印加され、Ｓ−フリ
ツプフロツプ回路１２の出力Ｑはチヤタリング防
止回路６の出力第２図ロが立上つたとき（Ｈにな
つた時）に第２図ハで示すごとく“Ｈ”となる。
発振回路１は発振制御端子Ａが“Ｈ”となると同
時に第２図ニのごとく発振を開始する。この結
果、カウンター１１のup端子には、発振回路１
の出力ニとチヤタリング防止回路６の出力ロの
ANDをとつた第２図ホの波形が印加される。カ
ウンター１１はｎビツトのアツプ・ダウンカウン
ターであり、up端子にホで示すようなパルス波
形が印加されるとパルスの数だけカウンター１１
をアツプさせる。すなわち、スイツチ４を閉じて
いる時間に比例してカウンター１１のアツプする
数が定まる。
一方、発振回路１の出力波形ニとチヤタリング
防止回路６の出力波形の反転波形ロとのANDを
とつたAND回路１４の出力波形を第２図ヘに示
す。Ｔ−フリツプフロツプ回路１５のトリガー端
子T1にこの波形ヘが印加されると、Ｔ−フリツ
プフロツプ回路１５，１６は立下りでもつて出力
が反転するように構成されているために、Ｔ−フ
リツプフロツプ回路１５の出力Q1は第２図トで
示すごとくなる。そしてこのＴ−フリツプフロツ
プ回路１５の出力Q1がＴ−フリツプフロツプ回
路１６のトリガー端子T2に印加されるためにＴ
−フリツプフロツプ回路１６の出力端子Q2は第
２図チで示すごとくなる。Ｔ−フリツプフロツプ
回路１５の出力Q1（第２図ト）とＴ−フリツプ
フロツプ回路１６の出力Q2（第２図チ）のAND
をとるAND回路１７の出力は出力Q1，Q2がとも
に“Ｈ”になると立上がり、この立上り波形でも
つて、Ｓ−フリツプフロツプ回路１２およびＴ−
フリツプフロツプ回路１５，１６をリセツトする
ため、第２図のハ，ト，チはこの時、同時に
“Ｌ”になる。Ｓ−フリツプフロツプ回路１２の
出力Ｑが“Ｌ”になると発振回路１は発振をただ
ちに停止し、この発振回路１の出力は“Ｌ”にな
る。
防止回路６の出力波形の反転波形ロとのANDを
とつたAND回路１４の出力波形を第２図ヘに示
す。Ｔ−フリツプフロツプ回路１５のトリガー端
子T1にこの波形ヘが印加されると、Ｔ−フリツ
プフロツプ回路１５，１６は立下りでもつて出力
が反転するように構成されているために、Ｔ−フ
リツプフロツプ回路１５の出力Q1は第２図トで
示すごとくなる。そしてこのＴ−フリツプフロツ
プ回路１５の出力Q1がＴ−フリツプフロツプ回
路１６のトリガー端子T2に印加されるためにＴ
−フリツプフロツプ回路１６の出力端子Q2は第
２図チで示すごとくなる。Ｔ−フリツプフロツプ
回路１５の出力Q1（第２図ト）とＴ−フリツプ
フロツプ回路１６の出力Q2（第２図チ）のAND
をとるAND回路１７の出力は出力Q1，Q2がとも
に“Ｈ”になると立上がり、この立上り波形でも
つて、Ｓ−フリツプフロツプ回路１２およびＴ−
フリツプフロツプ回路１５，１６をリセツトする
ため、第２図のハ，ト，チはこの時、同時に
“Ｌ”になる。Ｓ−フリツプフロツプ回路１２の
出力Ｑが“Ｌ”になると発振回路１は発振をただ
ちに停止し、この発振回路１の出力は“Ｌ”にな
る。
ここで、Ｔ−フリツプフロツプ回路１５の出力
Q1とＴ−フリツプフロツプ回路１６の出力2と
発振回路１の反転出力をANDするAND回路１８
は第２図リに示すごとく、カウンター１１のup
端子にアツプパルスが印加され終つた後に発振回
路１で定められた時間のみ“Ｈ”になる。
Q1とＴ−フリツプフロツプ回路１６の出力2と
発振回路１の反転出力をANDするAND回路１８
は第２図リに示すごとく、カウンター１１のup
端子にアツプパルスが印加され終つた後に発振回
路１で定められた時間のみ“Ｈ”になる。
また、Ｔ−フリツプフロツプ回路１５の出力
1とＴ−フリツプフロツプ回路１６の出力Q2と
発振回路１の反転出力をANDするAND回路１９
の出力は第２図ヌに示すごとくなる。すなわち、
AND回路１８の出力が立下つた後、発振回路１
の出力の“Ｈ”レベル時間、あいだをあけて
“Ｈ”となり、発振回路１の出力の“Ｌ”レベル
時間の間“Ｈ”レベルを持続する。ここで、
AND回路１８の出力を消去信号と呼び、Ｍ−
NOSメモリー２０の全ビツトを消去するための
信号であり、Ｍ−NOSメモリー２０のイレーズ
端子Ｅが“Ｈ”になつた時に消去する。イレーズ
端子Ｅが第２図のリで示す如く“Ｈ”→“Ｌ”に
なつた後、しばらくの間隔をおいて書込信号第２
図ヌがＭ−NOSメモリー２０のライト端子Ｗに
加わる。このライト端子Ｗが“Ｈ”になると、カ
ウンター１１の各ビツト出力O1′，O2′，O3′……
Ｏo′のデータを読み込んで、書込信号“Ｈ”によ
りＭ−NOSメモリー２０に書込みが行われる。
1とＴ−フリツプフロツプ回路１６の出力Q2と
発振回路１の反転出力をANDするAND回路１９
の出力は第２図ヌに示すごとくなる。すなわち、
AND回路１８の出力が立下つた後、発振回路１
の出力の“Ｈ”レベル時間、あいだをあけて
“Ｈ”となり、発振回路１の出力の“Ｌ”レベル
時間の間“Ｈ”レベルを持続する。ここで、
AND回路１８の出力を消去信号と呼び、Ｍ−
NOSメモリー２０の全ビツトを消去するための
信号であり、Ｍ−NOSメモリー２０のイレーズ
端子Ｅが“Ｈ”になつた時に消去する。イレーズ
端子Ｅが第２図のリで示す如く“Ｈ”→“Ｌ”に
なつた後、しばらくの間隔をおいて書込信号第２
図ヌがＭ−NOSメモリー２０のライト端子Ｗに
加わる。このライト端子Ｗが“Ｈ”になると、カ
ウンター１１の各ビツト出力O1′，O2′，O3′……
Ｏo′のデータを読み込んで、書込信号“Ｈ”によ
りＭ−NOSメモリー２０に書込みが行われる。
すなわち、カウンター１１をupするためにス
イツチ４を閉じると、順次カウンター１１がアツ
プし、適当なところでスイツチ４を開くと、スイ
ツチが開かれるたびごとにＭ−NOSメモリー２
０の全ビツトが消去された後、カウンター１１の
データをＭ−NOSメモリー２０に書込む。そし
て、書込んだ後に発振回路１の発振を停止すると
ともに、Ｓ−フリツプフロツプ回路１２、Ｔ−フ
リツプフロツプ回路１５，１６をリセツトし、次
のアツプダウン入力が入つた時のためにそなえ
る。カウンター１１の出力を用いて抵抗ラダーま
たはパルス幅変調方式等のＤ／Ａコンバータ２１
を制御し、適当なアナログ信号に変換し、テレビ
ジヨン受像機の音量コントロール等に用いること
が出来る。
イツチ４を閉じると、順次カウンター１１がアツ
プし、適当なところでスイツチ４を開くと、スイ
ツチが開かれるたびごとにＭ−NOSメモリー２
０の全ビツトが消去された後、カウンター１１の
データをＭ−NOSメモリー２０に書込む。そし
て、書込んだ後に発振回路１の発振を停止すると
ともに、Ｓ−フリツプフロツプ回路１２、Ｔ−フ
リツプフロツプ回路１５，１６をリセツトし、次
のアツプダウン入力が入つた時のためにそなえ
る。カウンター１１の出力を用いて抵抗ラダーま
たはパルス幅変調方式等のＤ／Ａコンバータ２１
を制御し、適当なアナログ信号に変換し、テレビ
ジヨン受像機の音量コントロール等に用いること
が出来る。
なお、以上の説明においては、各ゲート、フリ
ツプフロツプ回路の信号伝達における時間的遅れ
によるヒゲについての配慮、説明がなされていな
いが、これはバツフアーや、微少容量などを用い
て、前述のごとく正しく働かせるのは容易であ
り、また周知であるので説明は省略する。
ツプフロツプ回路の信号伝達における時間的遅れ
によるヒゲについての配慮、説明がなされていな
いが、これはバツフアーや、微少容量などを用い
て、前述のごとく正しく働かせるのは容易であ
り、また周知であるので説明は省略する。
また、カウンターアツプの時のみについて説明
したがダウンの時も同様である。
したがダウンの時も同様である。
以上のように、本発明によれば、電源を遮断し
て再度投入したとき、遮断する前のデータを不揮
発生メモリより読出して可逆カウンタの出力とす
ることができ、またこの可逆カウンタをカウント
アツプまたはカウントダウン動作させるための発
振回路を入力スイツチ回路が閉じられて発振動作
をスタートするようになし、不揮発性メモリへの
書込みが終了すると発振停止するようになしてい
るため、実用上極めて有用となる。
て再度投入したとき、遮断する前のデータを不揮
発生メモリより読出して可逆カウンタの出力とす
ることができ、またこの可逆カウンタをカウント
アツプまたはカウントダウン動作させるための発
振回路を入力スイツチ回路が閉じられて発振動作
をスタートするようになし、不揮発性メモリへの
書込みが終了すると発振停止するようになしてい
るため、実用上極めて有用となる。
以上説明したように本発明によれば、電源を遮
断して再度投入したとき、遮断する前のデータを
出力することができ、実用上極めて有用となる。
断して再度投入したとき、遮断する前のデータを
出力することができ、実用上極めて有用となる。
第１図は本発明の一実施例におけるアナログメ
モリのブロツクダイヤグラム、第２図は本発明の
動作説明のための各部波形図である。 １……発振回路、４，５……スイツチ、６，７
……チヤタリング防止回路、８……OR回路、
９，１０，１４，１７，１８，１９……AND回
路、１１……可逆カウンタ、１２……Ｓ−フリツ
プフロツプ回路、１３……インバータ、１５，１
６……Ｔ−フリツプフロツプ回路、２０……半導
体不揮発メモリー、２１……Ｄ／Ａコンバータ、
２３……パルス発生回路。
モリのブロツクダイヤグラム、第２図は本発明の
動作説明のための各部波形図である。 １……発振回路、４，５……スイツチ、６，７
……チヤタリング防止回路、８……OR回路、
９，１０，１４，１７，１８，１９……AND回
路、１１……可逆カウンタ、１２……Ｓ−フリツ
プフロツプ回路、１３……インバータ、１５，１
６……Ｔ−フリツプフロツプ回路、２０……半導
体不揮発メモリー、２１……Ｄ／Ａコンバータ、
２３……パルス発生回路。
Claims (1)
- １ 不揮発性メモリと、プリセツタブル可逆カウ
ンタと、電源投入後メモリ読出しパルスを発生し
前記不揮発性メモリの記憶データを前記可逆カウ
ンタにプリセツトする手段と、発振回路と、前記
可逆カウンタをアツプまたはダウンさせるための
入力スイツチ回路と、前記入力スイツチ回路が閉
じられると前記発振回路の発振動作を開始せし
め、その発振出力パルスを可逆カウンタのアツプ
またはダウン端子に加えて入力スイツチ回路が閉
じている時間に比例した可逆カウンタのアツプま
たはダウン動作を行わしめる手段と、前記発振出
力パルスがなくなつたことを検出して前記可逆カ
ウンタの動作を停止せしめる手段と、動作の停止
した可逆カウンタの内容を前記不揮発性メモリに
再び記憶させる手段と、前記可逆カウンタの内容
を不揮発性メモリに記憶させる前に前記不揮発性
メモリの内容を消去せしめる手段と、前記可逆カ
ウンタの内容を不揮発性メモリに記憶させる動作
が終了すると前記発振回路の発振動作を停止せし
める手段とを備えてなるアナログメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6184179A JPS55153431A (en) | 1979-05-18 | 1979-05-18 | Analog memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6184179A JPS55153431A (en) | 1979-05-18 | 1979-05-18 | Analog memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55153431A JPS55153431A (en) | 1980-11-29 |
| JPS6244725B2 true JPS6244725B2 (ja) | 1987-09-22 |
Family
ID=13182710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6184179A Granted JPS55153431A (en) | 1979-05-18 | 1979-05-18 | Analog memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55153431A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3128127A1 (de) * | 1981-07-16 | 1983-02-03 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Zaehler mit nichtfluechtiger speicherung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5054955U (ja) * | 1973-09-17 | 1975-05-24 |
-
1979
- 1979-05-18 JP JP6184179A patent/JPS55153431A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55153431A (en) | 1980-11-29 |
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