JPS601696A - Ｘ，ｙ両方向よりアクセス可能のｒｏｍ - Google Patents
Ｘ，ｙ両方向よりアクセス可能のｒｏｍInfo
- Publication number
- JPS601696A JPS601696A JP58108828A JP10882883A JPS601696A JP S601696 A JPS601696 A JP S601696A JP 58108828 A JP58108828 A JP 58108828A JP 10882883 A JP10882883 A JP 10882883A JP S601696 A JPS601696 A JP S601696A
- Authority
- JP
- Japan
- Prior art keywords
- line
- memory cell
- level
- ray
- driving means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Image Input (AREA)
- Read Only Memory (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｌａｌ 発明の技術分野
本発明はＲＯＭにおけるアクセス機能の改良に関する。
ｔｂｌ 技術の背景
情報処理システムにおけるｌも（Ｊｆｄは公知のように
コード変換や文字パターン発生器等のように情報の書替
えが必要なく、単にアクセスζこ応して一定の清報８胱
出ずだり°の回定ＷＱ億素すきして用いられ、電綜を断
としても６ｃ憶情報の内容を損うことなく繰返し使用出
来る重機を廟している。
コード変換や文字パターン発生器等のように情報の書替
えが必要なく、単にアクセスζこ応して一定の清報８胱
出ずだり°の回定ＷＱ億素すきして用いられ、電綜を断
としても６ｃ憶情報の内容を損うことなく繰返し使用出
来る重機を廟している。
ｔｅｌ 従来技術と問題点
従来より情報処理ンスデムの発達に伴い文字処理特にド
ツトパターン表示における文字パターン発生器としてＲ
（ＪＭの需要か拡大している。通當のドツト構成による
又手データを出力するに除して陰極線管（Ｃ几′１つ等
によるディスプレイ表示用データｌこおいては第１図Ｆ
ａｌｌこ示ず正立文字をＸ方つ 向に胱出すロ終アドレススキャン方式によるのに対し、
シリアルプリンタ等によるドツト印字出方用データにお
いては第１図ｔｂｌに示す正立文字をＹ方向ｌこ読出す
コラムアドレススキャン方式によっている。またドツト
印字出方用においても逸常の横書き時にズ１して例えは
中国、韓国または日本飴等に特１の縦書き用の文字デー
タを出力させるためにはＭ＝］ｉき用のコラムスキャン
に対してその直角方向のロウスキャンを必要とするの′
で又字処理には辿當ロウおよびコラムスキャンの２種類
を常備する方法によっていた。
ツトパターン表示における文字パターン発生器としてＲ
（ＪＭの需要か拡大している。通當のドツト構成による
又手データを出力するに除して陰極線管（Ｃ几′１つ等
によるディスプレイ表示用データｌこおいては第１図Ｆ
ａｌｌこ示ず正立文字をＸ方つ 向に胱出すロ終アドレススキャン方式によるのに対し、
シリアルプリンタ等によるドツト印字出方用データにお
いては第１図ｔｂｌに示す正立文字をＹ方向ｌこ読出す
コラムアドレススキャン方式によっている。またドツト
印字出方用においても逸常の横書き時にズ１して例えは
中国、韓国または日本飴等に特１の縦書き用の文字デー
タを出力させるためにはＭ＝］ｉき用のコラムスキャン
に対してその直角方向のロウスキャンを必要とするの′
で又字処理には辿當ロウおよびコラムスキャンの２種類
を常備する方法によっていた。
記憶容置を節減するためこれを一方向の例えはロウスキ
ャンによ６１ｔｏＭによってそのｉｉｑ方向のコラムス
キャンによるのと同様のデータを得ようとするとビ・ト
毎のアクセス瀝１より、アクセスのためのアドレス制御
に手間がか＼る上通常ビット構成による被数倍の時間が
力）″＞り実用に乏しい欠点があった。
ャンによ６１ｔｏＭによってそのｉｉｑ方向のコラムス
キャンによるのと同様のデータを得ようとするとビ・ト
毎のアクセス瀝１より、アクセスのためのアドレス制御
に手間がか＼る上通常ビット構成による被数倍の時間が
力）″＞り実用に乏しい欠点があった。
（ｄｌ 発明の目的
本発明の目的は上記の欠点を除去するため１個のＩＬ
（Ｊ Ｍにおいてロウスキャンとコラムスキャンの両方
向からのアクセスが可能で且何れからのアクセスについ
ても同一動作速度で記憶データを読出すことが出来る機
能を備え、従来文字処理においてロウスキャンおよびコ
ラムスキャン専用のために１組２ケ必袈であったＲＯＭ
の機能を一ヶのＲＯＭでＫｍする手段を提供しようとす
るものである。
（Ｊ Ｍにおいてロウスキャンとコラムスキャンの両方
向からのアクセスが可能で且何れからのアクセスについ
ても同一動作速度で記憶データを読出すことが出来る機
能を備え、従来文字処理においてロウスキャンおよびコ
ラムスキャン専用のために１組２ケ必袈であったＲＯＭ
の機能を一ヶのＲＯＭでＫｍする手段を提供しようとす
るものである。
ｔｅｌ 発明の構成
この目的は、そのドレイン端子を゛電源の高′亀位０こ
接続する単１のｂｉａｓ）ランシスタ累子をメモリセル
さし、固定記憶とする高または低面Ｊ埋レベルに対応し
て入方向のワード線兼ビット線およびＹ方向のワード線
およびビット線に該集子のゲートおよびソース端子を赳
択配線する手段を偏えてメモリセルアレイを構成すると
共に、前記ＸおよびＹ方向のワード線兼ビット線に低レ
ベル信号を印加する手段、内ばＸ′ｆ、たはＹ謙を駆動
するＸおよびＹ線駆動手段、Ｘ才たけＹ線駆動手段の作
動により対応するＹｉたはＸ緋に僧られ４Ｉｉモリセル
の胱出し出刃を該駆動手段に連動してセンスするＹおよ
びＸ線センス手板を倫んで１より、アドレスデコータ部
はアクセスの都度低しベル信号印〃１１手段をして両Ｘ
ＹｍＧこ世レベルを初期設尾した後、アドレス信号に伴
い選択したＸまたはＹ線１駆動手段と連動するＮまたは
Ｘ線センス手段を作動せしめ、予めメモリセルアレイに
ｈｍされた自己ｔＡｔ手１４ｉによる晶／低論理レベル
を選択ｈｂをツ［シ送出］−ることを特徴とするｘ、ｙ
Ｐ１万同よりアクセス可能のＲＯＭを提供することによ
って達成ずく・ことか出来る。
接続する単１のｂｉａｓ）ランシスタ累子をメモリセル
さし、固定記憶とする高または低面Ｊ埋レベルに対応し
て入方向のワード線兼ビット線およびＹ方向のワード線
およびビット線に該集子のゲートおよびソース端子を赳
択配線する手段を偏えてメモリセルアレイを構成すると
共に、前記ＸおよびＹ方向のワード線兼ビット線に低レ
ベル信号を印加する手段、内ばＸ′ｆ、たはＹ謙を駆動
するＸおよびＹ線駆動手段、Ｘ才たけＹ線駆動手段の作
動により対応するＹｉたはＸ緋に僧られ４Ｉｉモリセル
の胱出し出刃を該駆動手段に連動してセンスするＹおよ
びＸ線センス手板を倫んで１より、アドレスデコータ部
はアクセスの都度低しベル信号印〃１１手段をして両Ｘ
ＹｍＧこ世レベルを初期設尾した後、アドレス信号に伴
い選択したＸまたはＹ線１駆動手段と連動するＮまたは
Ｘ線センス手段を作動せしめ、予めメモリセルアレイに
ｈｍされた自己ｔＡｔ手１４ｉによる晶／低論理レベル
を選択ｈｂをツ［シ送出］−ることを特徴とするｘ、ｙ
Ｐ１万同よりアクセス可能のＲＯＭを提供することによ
って達成ずく・ことか出来る。
（ｆｌ 発明の実施例
以下図面を参照しつ一本発明の一央鳳例ζこついて説明
する。第２図は本発明の一笑施例および他の笑４ｆｄｌ
こおけるＸ、１両方向よりアクセス可能のＲＯＭによる
ブし・り図、第３図は本発明の一災施例１こおけるＲ
（Ｊ Ｍのメモリセルフ“レイの内部ブロック図お一ト
ひ第４図は本）６明の他の実施例におけるＩｔ （Ｊ
Ｍのメモリセルアレイの内部ブロック図を示す。図にお
いて１は本発明の一実施例による第３図に対応するメモ
リセルアレイ、ｌａは他の実施例による第４図に対応す
るメモリセルアレイ、２ａはｘ６ドライハ、２ｂはＹＩ
Ｍドライバ、３ａは本発明の一実〃【口・し１１こ対応
するＸ＋１センスアンプ、３ｂはＹ 緋センスアンプ、
３ｃは他の実施例に対応するＸａセンスアンプ、４ａ、
４ｂＩｉｏリセツトドジイバ、５はアドレスデコータ部
、６は選択部、１１，１２，１３．１４は配線手段、Ｘ
ａ。
する。第２図は本発明の一笑施例および他の笑４ｆｄｌ
こおけるＸ、１両方向よりアクセス可能のＲＯＭによる
ブし・り図、第３図は本発明の一災施例１こおけるＲ
（Ｊ Ｍのメモリセルフ“レイの内部ブロック図お一ト
ひ第４図は本）６明の他の実施例におけるＩｔ （Ｊ
Ｍのメモリセルアレイの内部ブロック図を示す。図にお
いて１は本発明の一実施例による第３図に対応するメモ
リセルアレイ、ｌａは他の実施例による第４図に対応す
るメモリセルアレイ、２ａはｘ６ドライハ、２ｂはＹＩ
Ｍドライバ、３ａは本発明の一実〃【口・し１１こ対応
するＸ＋１センスアンプ、３ｂはＹ 緋センスアンプ、
３ｃは他の実施例に対応するＸａセンスアンプ、４ａ、
４ｂＩｉｏリセツトドジイバ、５はアドレスデコータ部
、６は選択部、１１，１２，１３．１４は配線手段、Ｘ
ａ。
ｂ・・・・・・ｍはＸ方向ワーＩ−線兼ピント線（Ｘ線
う、Ｙａ、ｂ・・・・・１１はＹカ向ワード線兼ビット
線（Ｙ線）、Ｑ ＋ Ｑ＋ 、Ｑ２ ハメモリセル用Ｍ
（ＪＳ ）ランジスタＱＤはＮＵＳ ）ランジスタであ
る。本発明の一実施例においてはｍＸｎヒツトのメモリ
セルアレイ１において谷ヒツトに対応するＱにより構成
しＱにおけるずべてのドレイン端子は供給電圧の高電位
■。。
う、Ｙａ、ｂ・・・・・１１はＹカ向ワード線兼ビット
線（Ｙ線）、Ｑ ＋ Ｑ＋ 、Ｑ２ ハメモリセル用Ｍ
（ＪＳ ）ランジスタＱＤはＮＵＳ ）ランジスタであ
る。本発明の一実施例においてはｍＸｎヒツトのメモリ
セルアレイ１において谷ヒツトに対応するＱにより構成
しＱにおけるずべてのドレイン端子は供給電圧の高電位
■。。
に接続すると共ｌこ谷ヒツトに期待されるデータに従っ
て高論理レベル１（高レベル月こ対応して配線手段１１
によりＸ線にゲート端１子を、Ｙ線にソース端子を、低
論理レベル０（色レベルノに対応１〜 して１配線手段１２によりＹ線にデーｆ端子を、Ｘ線に
ソース端子を表造時撤仇？！−施しておく。一方睨出し
顧１作に際してはアドレステコータ部５に聞方１ｊされ
るアドレス信号およびＸ、ＹＳＳ倍信号入力される毎ζ
こ０リセットドライバ４ａ、ｂをオンとしてＸ、Ｙ線を
０リセツトした後、該両（Ｆｊ号に従ってＸ線ドラ・ｆ
バ２ａとＹ線センスアンプ３ｂを１イ・−ノル♂するか
、またはＹ線ドライバ２ｂとＸ線センスアンプ゛をイネ
ー］′ルとして゛動作させる。
て高論理レベル１（高レベル月こ対応して配線手段１１
によりＸ線にゲート端１子を、Ｙ線にソース端子を、低
論理レベル０（色レベルノに対応１〜 して１配線手段１２によりＹ線にデーｆ端子を、Ｘ線に
ソース端子を表造時撤仇？！−施しておく。一方睨出し
顧１作に際してはアドレステコータ部５に聞方１ｊされ
るアドレス信号およびＸ、ＹＳＳ倍信号入力される毎ζ
こ０リセットドライバ４ａ、ｂをオンとしてＸ、Ｙ線を
０リセツトした後、該両（Ｆｊ号に従ってＸ線ドラ・ｆ
バ２ａとＹ線センスアンプ３ｂを１イ・−ノル♂するか
、またはＹ線ドライバ２ｂとＸ線センスアンプ゛をイネ
ー］′ルとして゛動作させる。
尚ＸＹ選択信号はアドレス信号の最上位桁のビットによ
って代えても艮い。例えはＸ線ドライバ２ａにより選択
されたＸａ線が駆動されるとＹａ−ｎ線には配線手段１
１によってＱが市レベルを出力し、配線手段１２による
Ｑには出力が′ないのでＸ、 ａ線ＩＩＡＡｋＪＪの例
ではＹａ−ｎｉにそれぞれｌＯ・・・・・・Ｏｌが検出
される。Ｘｂ編駆動の例ではＯｌ・・・・・・ｌＯが検
出される。これらの配線手段１１．１２ｉこよるＱの出
力はＹ線センスアンプ３ｈを介し増＠整形させて選択部
６を１＾Ｃ外部端子より出力される。才たＹ線トηイハ
２ｂによる駆動ではＸ ａ −ｍ （ｄに６１配り手ｉ
ｌｌによってはＱには出力がなく、配線手段１２ζこよ
ってＱが乱レベルを検出するのでＸ線ドライバ２８＆動
時と逆符号となり、Ｙａ線駆動の列ではＸａ〜口１線に
それぞれＯｌ・・・・・・０が検出され、これ等の配線
手段１１．１２４こよるＱの検出出力はではこのように
ね成されているためＸ＋ Ｙ両方向何れからのアクセス
によっても配線す段１１によるへレベルを、配線弓と拭
１２による低レベルを同様の動作速度による読出しが５
Ｊ能とする且ＵＭが拘られる。
って代えても艮い。例えはＸ線ドライバ２ａにより選択
されたＸａ線が駆動されるとＹａ−ｎ線には配線手段１
１によってＱが市レベルを出力し、配線手段１２による
Ｑには出力が′ないのでＸ、 ａ線ＩＩＡＡｋＪＪの例
ではＹａ−ｎｉにそれぞれｌＯ・・・・・・Ｏｌが検出
される。Ｘｂ編駆動の例ではＯｌ・・・・・・ｌＯが検
出される。これらの配線手段１１．１２ｉこよるＱの出
力はＹ線センスアンプ３ｈを介し増＠整形させて選択部
６を１＾Ｃ外部端子より出力される。才たＹ線トηイハ
２ｂによる駆動ではＸ ａ −ｍ （ｄに６１配り手ｉ
ｌｌによってはＱには出力がなく、配線手段１２ζこよ
ってＱが乱レベルを検出するのでＸ線ドライバ２８＆動
時と逆符号となり、Ｙａ線駆動の列ではＸａ〜口１線に
それぞれＯｌ・・・・・・０が検出され、これ等の配線
手段１１．１２４こよるＱの検出出力はではこのように
ね成されているためＸ＋ Ｙ両方向何れからのアクセス
によっても配線す段１１によるへレベルを、配線弓と拭
１２による低レベルを同様の動作速度による読出しが５
Ｊ能とする且ＵＭが拘られる。
次に第４図により他の実施例について説明する。
他の実施例においては１１Ｊ出の本発明の一実施例とは
第３図によるＸメモリセルアレイ１に対して第４図によ
るメモリセルアレイ１ａとし、Ｘ線センプアンブ３ａが
反転（幾能を伴わないＸ線センスアンプ３Ｃとした点の
９構成を異にし、他はすべて共通である。メモリセルア
レイｌａではＱｌ、Ｑ２による２個全１組とするメモリ
セルを１ビツトとしてｍＸｎヒツトを構成する。また高
レベルに対応して配心手段１３によりＱ１＋Ｑ２のドレ
インを供給電圧の高電位ＶＣＣに接続し、低レベルに対
応して配線手段１４１こよりＱｌ、Ｑ２のドレインを接
地電位に接続する。このようにすれは配線手段１３を有
するＱｌ、Ｑ２はＸ線ドライバ２ａ才たはＹ線ドライバ
２１）の駆動によってゲート端子に高レベルが入力され
るのでソース端子に高レベルを検出しＹａ−ｎ線または
Ｘａ−ｒｒ＋線よりＹ線センスアンプ３ｂまたはＸ線セ
ンスアンプ３Ｃに高レベル検出信号が印力■され選択部
６を経て出力端子よりデータが送出される。第４図によ
る他の実施例ではＸ ａ−ｍ、Ｙａ、ｎ線には配線手段
１３．１４による高低レベルの選択にそのま＼対応する
信号が検出されＸ線センスアンプ３Ｃは反転の必要がな
い増幅整形機能で良い。また都合によっては配線手段１
４による接地電位への接続は雑音等に問題がなければ省
略してフローテングとしても差支えない。
第３図によるＸメモリセルアレイ１に対して第４図によ
るメモリセルアレイ１ａとし、Ｘ線センプアンブ３ａが
反転（幾能を伴わないＸ線センスアンプ３Ｃとした点の
９構成を異にし、他はすべて共通である。メモリセルア
レイｌａではＱｌ、Ｑ２による２個全１組とするメモリ
セルを１ビツトとしてｍＸｎヒツトを構成する。また高
レベルに対応して配心手段１３によりＱ１＋Ｑ２のドレ
インを供給電圧の高電位ＶＣＣに接続し、低レベルに対
応して配線手段１４１こよりＱｌ、Ｑ２のドレインを接
地電位に接続する。このようにすれは配線手段１３を有
するＱｌ、Ｑ２はＸ線ドライバ２ａ才たはＹ線ドライバ
２１）の駆動によってゲート端子に高レベルが入力され
るのでソース端子に高レベルを検出しＹａ−ｎ線または
Ｘａ−ｒｒ＋線よりＹ線センスアンプ３ｂまたはＸ線セ
ンスアンプ３Ｃに高レベル検出信号が印力■され選択部
６を経て出力端子よりデータが送出される。第４図によ
る他の実施例ではＸ ａ−ｍ、Ｙａ、ｎ線には配線手段
１３．１４による高低レベルの選択にそのま＼対応する
信号が検出されＸ線センスアンプ３Ｃは反転の必要がな
い増幅整形機能で良い。また都合によっては配線手段１
４による接地電位への接続は雑音等に問題がなければ省
略してフローテングとしても差支えない。
尚Ｘ線ドライバ２ａ７：たはＹ線ドライバ２ｂの駆動に
先立つ０リセットドライバ４ａ、４ｂによるＸａ〜ｍ、
Ｙａ−ｎｉの１人レベルへの設定は前述の一実施例と同
様に芙施するものとする。本発明の他の実施例ではこの
よつに構成され−ＣいるのでＸ、Ｙ両方向イｎ］れかの
アクセスによっても製造時における配線手段１３１こよ
り高レベルを、配線手段１４により１八レベルを同様の
動作製度によるｍ’ｆ、出しが口Ｊ能とするＲ ＯＭが
得られる。
先立つ０リセットドライバ４ａ、４ｂによるＸａ〜ｍ、
Ｙａ−ｎｉの１人レベルへの設定は前述の一実施例と同
様に芙施するものとする。本発明の他の実施例ではこの
よつに構成され−ＣいるのでＸ、Ｙ両方向イｎ］れかの
アクセスによっても製造時における配線手段１３１こよ
り高レベルを、配線手段１４により１八レベルを同様の
動作製度によるｍ’ｆ、出しが口Ｊ能とするＲ ＯＭが
得られる。
ｔｇｌ 発明の詳細
な説明したようζこ本発明によれば従来Ｒ（ＪＭのアク
セス方法としてロウスキャンまたはコラムスキャンの一
方だけしか通常速度による胱出しが出来なかったのに対
してＸ、Ｙ両方向からのアクセスがＥｉＪ能で倒れから
のアクセスについても同一の動作速度で製造時配線手段
により設定した８己憶データを読出すことが出来る機能
を備えたＲＯＭを提供することが出来るので記憶容置の
削減に有用な手段が倚られる。
セス方法としてロウスキャンまたはコラムスキャンの一
方だけしか通常速度による胱出しが出来なかったのに対
してＸ、Ｙ両方向からのアクセスがＥｉＪ能で倒れから
のアクセスについても同一の動作速度で製造時配線手段
により設定した８己憶データを読出すことが出来る機能
を備えたＲＯＭを提供することが出来るので記憶容置の
削減に有用な手段が倚られる。
第１図ｔａｌは従来におけるローアドレススギャンの概
念図、弗１図ｔｂｌは従来Ｏこ：おりるコラムアドレス
スキャンのｉｌａ念１ｊ２ｉ 、第２図に本発明の一史
施り゛りおよび他の実施例におりる入、Ｙ両方向アクセ
ス可能の凡（ＪＭｉとよるブロンフレ１、槁３図はＡ・
発明の一芙施例におけるメモリヤルアレイのフロック図
および第４図は本発明の・ｌｌｋの実ｂ１ｕ・列におｔ
ｊるメモリセルアレイのブロンフレ１である。図におい
て１ 、１．２はメモリセルアレイ、２ＩＩはＸ１訴ド
ライバ、２ｂはＹ線トフツバ、３ａ、３ｃｉｔ、Ｘ線セ
＞′ス’ｆ ７ブ、３ ｂ ＋ｉＹ心センスアンプ、４
Ｆｌ 、ｂはＯリセットドライバ、５はアドレスデコー
ク、６は這択部、１１．１２，１：’ｉ、１４は白己線
手１没およびＱ、Ｑ１＋Ｑｚ。 Ｑｎはへ１すＳ トランジスタである。 Ｌ幌ん
念図、弗１図ｔｂｌは従来Ｏこ：おりるコラムアドレス
スキャンのｉｌａ念１ｊ２ｉ 、第２図に本発明の一史
施り゛りおよび他の実施例におりる入、Ｙ両方向アクセ
ス可能の凡（ＪＭｉとよるブロンフレ１、槁３図はＡ・
発明の一芙施例におけるメモリヤルアレイのフロック図
および第４図は本発明の・ｌｌｋの実ｂ１ｕ・列におｔ
ｊるメモリセルアレイのブロンフレ１である。図におい
て１ 、１．２はメモリセルアレイ、２ＩＩはＸ１訴ド
ライバ、２ｂはＹ線トフツバ、３ａ、３ｃｉｔ、Ｘ線セ
＞′ス’ｆ ７ブ、３ ｂ ＋ｉＹ心センスアンプ、４
Ｆｌ 、ｂはＯリセットドライバ、５はアドレスデコー
ク、６は這択部、１１．１２，１：’ｉ、１４は白己線
手１没およびＱ、Ｑ１＋Ｑｚ。 Ｑｎはへ１すＳ トランジスタである。 Ｌ幌ん
Claims (1)
- υ そのドレイン端子を電源の高電位に接続する単１の
１ＩｌｌＵ８ ）ランジスタ素子をメモリセルとし、固
シメ記憶とする篩韮たは低論理レベルに対応してＸ方向
のワード線兼ビ、ト線およびＸ方向のワード緑およびビ
ット線に直系ｆのゲートおよびソース端子を選択配線す
る手段を備えてメモリセルアレイを構成すると共に、前
記入およびＸ方向のワード線兼ビット線に低レベル信号
をｔ＃Ｊ ））ｇする中段、内直入またはＸａ＝を駆〜
υする入およびＹ線駆動手段およびＸまたはＹ ｓ駆動
手段の作動により対応するＹまたは、＜線に得られるメ
モリセルの祝用し出力を該、駆動手段ζこ遅動してセン
スするＹおよびＸ線センス手段４ ’ＩＩＩＩ＋えてな
り、アト１／スデコータ部はアクセスの都度昨レベル信
号印加手段をして両ＸＹ線に低レベルを彷ルｊ設５１シ
た後、アドレス信号に伴い選択したＸよたはＸ線駆動手
段と連動するＹまたはＸ線センス手段とを作動せしめ、
予めメモリ上ルア１／イに施された配線手段による高／
低論理レベルを選択部を介し送出することを特徴とする
Ｘ、Ｙ両方向よりアクセス可能の）１，０Ｍ０２） Ｘ
方向のワード線兼ヒツト組にゲート端子を且Ｙ方向のワ
ード線兼ヒツト線にソース端子を、該Ｘ線にゲート端子
を且Ｘ線にソース端子を接続する１対の＋Ｊ（Ｊ８）ラ
ンジスタ素子をメモリセルとし、固定記憶する高または
低論理レベルに対応して該素子のドレインを電源の面電
位に選択配線するす段を備えてメモリセルアレイを構成
すると共に、前記ＸおよびＹ方向のワード巌兼ビット線
に低レベル信号を印〃ｌする手段、内直ＸまたはＸ線を
駆動するＸおよびＹ線駆動手段、ＸまたはＹ線駆動手段
の作動により対応するＹまたはＸ線に得られるメｒ−Ｉ
Ｊナセル胱出し出力を該駆動手段に連動してセンスする
ＹおよびＸＩｐＭセンス手段を備えてＩＳす、アドレス
デコータ部はアクセスの都度低レベル信号印〃口手段を
して両ＸＹ庫４こ低レベルをｉ／１期設定した後アドレ
ス信号に伴い選択したＸまたはＹ線駆動手段と連動する
ＹまたはＸ線センス手段とを作動せしめ、予めメモリセ
ルアレイに施された配線手段による高／ｉｋ理レベルを
選択部を介し送出することを０ｍとするｘ、１両方向よ
りアクセス可能の几（ＪＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108828A JPS601696A (ja) | 1983-06-17 | 1983-06-17 | Ｘ，ｙ両方向よりアクセス可能のｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108828A JPS601696A (ja) | 1983-06-17 | 1983-06-17 | Ｘ，ｙ両方向よりアクセス可能のｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS601696A true JPS601696A (ja) | 1985-01-07 |
| JPS6322390B2 JPS6322390B2 (ja) | 1988-05-11 |
Family
ID=14494569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108828A Granted JPS601696A (ja) | 1983-06-17 | 1983-06-17 | Ｘ，ｙ両方向よりアクセス可能のｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170687A (ja) * | 1987-01-08 | 1988-07-14 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1983
- 1983-06-17 JP JP58108828A patent/JPS601696A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170687A (ja) * | 1987-01-08 | 1988-07-14 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322390B2 (ja) | 1988-05-11 |
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