JPS60169942A - プログラム制御回路 - Google Patents
プログラム制御回路Info
- Publication number
- JPS60169942A JPS60169942A JP2572484A JP2572484A JPS60169942A JP S60169942 A JPS60169942 A JP S60169942A JP 2572484 A JP2572484 A JP 2572484A JP 2572484 A JP2572484 A JP 2572484A JP S60169942 A JPS60169942 A JP S60169942A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- selection
- next address
- selecting
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプログラム制御回路に係り、特に次に実行する
命令の格納番地を簡単に選択することができるようにし
たものに関する。
命令の格納番地を簡単に選択することができるようにし
たものに関する。
従来のプログラム制御回路では、その出力したプログラ
ムが分岐命令以外のときはマイクロプログラム・カウン
タのいわゆる「＋」出力を選択し、分岐命令の場合には
その種別に応じて例えばスタックにより指示される戻り
番地、命令により指示されるジャンプ先番地、割込先番
地発生器により指示される割込先番地等の１つが選択さ
れる。そしてこの場合、命令レジスタの内容と入力条件
から次に実行する命令の番地を選択し、この選択された
番地の記憶素子から必要とする命令を読み出すことにな
る。
ムが分岐命令以外のときはマイクロプログラム・カウン
タのいわゆる「＋」出力を選択し、分岐命令の場合には
その種別に応じて例えばスタックにより指示される戻り
番地、命令により指示されるジャンプ先番地、割込先番
地発生器により指示される割込先番地等の１つが選択さ
れる。そしてこの場合、命令レジスタの内容と入力条件
から次に実行する命令の番地を選択し、この選択された
番地の記憶素子から必要とする命令を読み出すことにな
る。
このジャンプ命令のフォーマットは、例えば第１図に示
す如く、次番地指示部分と選択信号生成部分により構成
され、選択信号生成部分の内容と外部条件により次番地
の選択制御が行われる。
す如く、次番地指示部分と選択信号生成部分により構成
され、選択信号生成部分の内容と外部条件により次番地
の選択制御が行われる。
この場合、この選択制御と、選択制御された次番地の命
令読み出しにより命令サイクルの時間が決定されること
になる。
令読み出しにより命令サイクルの時間が決定されること
になる。
ところで前記の如く次番地の選択種類が多くなると、次
番地の選択制御が複雑になるためその選択制御の時間が
長くなる。したがってこのためにマシンサイクルを長く
すれば分岐命令以外の命令に対しては不必要に処理時間
が長くなる。そのため分岐命令のみ長いマシンサイクル
で実行し、他の命令に対しては短いマシンサイクルで実
行することが行われるが、この場合には全部の命令を同
一クロックで実行させることができず制御が複雑になる
という欠点や、マシンサイクルのクロックが他から供給
される場合には分岐命令のみを特別の長いクロックで実
行することができないという欠点がある。
番地の選択制御が複雑になるためその選択制御の時間が
長くなる。したがってこのためにマシンサイクルを長く
すれば分岐命令以外の命令に対しては不必要に処理時間
が長くなる。そのため分岐命令のみ長いマシンサイクル
で実行し、他の命令に対しては短いマシンサイクルで実
行することが行われるが、この場合には全部の命令を同
一クロックで実行させることができず制御が複雑になる
という欠点や、マシンサイクルのクロックが他から供給
される場合には分岐命令のみを特別の長いクロックで実
行することができないという欠点がある。
本発明の目的は前記の如き欠点を改善するために分岐命
令を２ステツプ命令にして、次番地の選択信号の生成の
ための命令サイクルを先に実行するようにして全体の命
令サイクルを高速化したプログラム制御回路を提供する
ことである。
令を２ステツプ命令にして、次番地の選択信号の生成の
ための命令サイクルを先に実行するようにして全体の命
令サイクルを高速化したプログラム制御回路を提供する
ことである。
前記の目的を達成するため本発明のプログラム制御回路
では、命令が格納されている記憶回路と、読み出した命
令を一時記憶する命令レジスタと、次に実行する命令が
格納されている番地を選択する選択回路と、該選択回路
制御信号を命令と外部条件によって生成する選択信号生
成回路を備え、前記記憶回路に格納された命令を順次読
み出し、読み出された命令の内容にしたがって処理を実
行するプログラム制御回路において、選択信号生成回路
の出力を一時保持するレジスタを設けたことを特徴とす
る。
では、命令が格納されている記憶回路と、読み出した命
令を一時記憶する命令レジスタと、次に実行する命令が
格納されている番地を選択する選択回路と、該選択回路
制御信号を命令と外部条件によって生成する選択信号生
成回路を備え、前記記憶回路に格納された命令を順次読
み出し、読み出された命令の内容にしたがって処理を実
行するプログラム制御回路において、選択信号生成回路
の出力を一時保持するレジスタを設けたことを特徴とす
る。
本発明の一実施例を詳述するに先立ち、第２図により概
略説明する。
略説明する。
本発明では、ＲＯＭ（Ｒｏａｄ ＯｎｌｙＭｅｍｏｒｙ
）１分岐命令を格納するとき選択信号生成を指示する選
択信号生成命令と次番地選択を指示する次番地選択命令
に分けておく。そして分岐命令が出力されるときまず選
択信号生成命令２−１が出力され次に次番地選択命令２
−２が出力される。したがって分岐命令の場合には、先
に出力された選択信号生成命令２−１により条件選択器
８と選択１８号生成器９が制御されて複数の条件から必
要な条件の１つを選択し、これと命令の種類及び割込信
号の有無により、次に行う分岐先番地の選択信号、すな
わち、プログラムカウンタ４、スタック５、割込先番地
発生器６、次番地選択命令２−２により指定されるアド
レスのいずれか１つを選択する選択信号（この例では４
ビット信号）を生成しておき、これをレジスタ１０に一
時ランチしておく。そして次の次番地選択命令２−２が
出力されると同時にこのレジスタ１０に保持された選択
信号を次番地選択器７に伝達して、前記４つのいずれか
１つを選択する。このように構成することにより次番地
の選択信号の生成のための命令サイクルを先に実行する
ことができ、次番地選択を実行する命令サイクルでは次
番地選択器７の遅れ時間だけでＲＯＭＩの番地を指定す
ることができる。
）１分岐命令を格納するとき選択信号生成を指示する選
択信号生成命令と次番地選択を指示する次番地選択命令
に分けておく。そして分岐命令が出力されるときまず選
択信号生成命令２−１が出力され次に次番地選択命令２
−２が出力される。したがって分岐命令の場合には、先
に出力された選択信号生成命令２−１により条件選択器
８と選択１８号生成器９が制御されて複数の条件から必
要な条件の１つを選択し、これと命令の種類及び割込信
号の有無により、次に行う分岐先番地の選択信号、すな
わち、プログラムカウンタ４、スタック５、割込先番地
発生器６、次番地選択命令２−２により指定されるアド
レスのいずれか１つを選択する選択信号（この例では４
ビット信号）を生成しておき、これをレジスタ１０に一
時ランチしておく。そして次の次番地選択命令２−２が
出力されると同時にこのレジスタ１０に保持された選択
信号を次番地選択器７に伝達して、前記４つのいずれか
１つを選択する。このように構成することにより次番地
の選択信号の生成のための命令サイクルを先に実行する
ことができ、次番地選択を実行する命令サイクルでは次
番地選択器７の遅れ時間だけでＲＯＭＩの番地を指定す
ることができる。
次に本発明の一実施例を第３図にもとづき必要に応じて
抱囲を参照して説明する。
抱囲を参照して説明する。
プログラムカウンタ４はＲＯＭＩの読出しアドレスを＋
１加算器３により順次＋１するものである。
１加算器３により順次＋１するものである。
スタック５は、分岐命令がいわゆるサブルーチンの場合
にその処理が終了したときその戻り先アドレスがセント
されているものである。
にその処理が終了したときその戻り先アドレスがセント
されているものである。
割込先番地発生器６は、割込処理を行う場合にその割込
先のアドレスを発生するものである。
先のアドレスを発生するものである。
次番地選択器７は、レジスタ１０から伝達された制御信
号にもとづき、プログラムカウンタ４、スタック５、割
込先番地発生器６および命令レジスタ２から伝達された
次番地選択アドレスのいずれか１つを選択してＲＯＭＩ
を読出すものである。
号にもとづき、プログラムカウンタ４、スタック５、割
込先番地発生器６および命令レジスタ２から伝達された
次番地選択アドレスのいずれか１つを選択してＲＯＭＩ
を読出すものである。
条件選択器８は、伝達された状態信号３０％Ｓ Ｉ−の
いずれかを命令レジスタ２から伝達された選択信号生成
命令のうちの条件選択器８に伝達された状態信号のうち
いずれを選択出力するのかを指示する指示信号にもとづ
き選択信号生成器９に出力するものである。
いずれかを命令レジスタ２から伝達された選択信号生成
命令のうちの条件選択器８に伝達された状態信号のうち
いずれを選択出力するのかを指示する指示信号にもとづ
き選択信号生成器９に出力するものである。
選択信号生成器９は、割込信号の有無、条件選択器８か
ら出力された状態信号の条件と、命令レジスタレジスタ
２から伝達された選択信号生成命令のうちの選択条件信
号すなわちこの命令が分岐命令が否か、また分岐命令の
場合は無条件ジャンプか条件付ジャンプかサブルーチン
命令か等のジャンプの有無とジャンプの種別を選択指示
している選択条件信号に応じて次に行う分岐先番地の選
択信号を生成する。この選択信号はレジスタ１０に一時
ラッチされ、次の次番地選択命令が命令レジスタ２に格
納されると同時に次番地選択器７に供給される。
ら出力された状態信号の条件と、命令レジスタレジスタ
２から伝達された選択信号生成命令のうちの選択条件信
号すなわちこの命令が分岐命令が否か、また分岐命令の
場合は無条件ジャンプか条件付ジャンプかサブルーチン
命令か等のジャンプの有無とジャンプの種別を選択指示
している選択条件信号に応じて次に行う分岐先番地の選
択信号を生成する。この選択信号はレジスタ１０に一時
ラッチされ、次の次番地選択命令が命令レジスタ２に格
納されると同時に次番地選択器７に供給される。
いまＲＯＭＩから出力された命令が通常の命令であれば
命令レジスタ２にセントされる命令の先頭に分岐命令で
ないことを示すビットが存在するので、このとき割込が
発生していなければ、選択信号生成器９はプログラムカ
ウンタ４の出力を選択するような選択信号を出力しこれ
がレジスタ１０に保持されているので次番地選択器７は
プログラムカウンタ４から出力されるアドレスを出力し
てＲＯＭＩを続出す。
命令レジスタ２にセントされる命令の先頭に分岐命令で
ないことを示すビットが存在するので、このとき割込が
発生していなければ、選択信号生成器９はプログラムカ
ウンタ４の出力を選択するような選択信号を出力しこれ
がレジスタ１０に保持されているので次番地選択器７は
プログラムカウンタ４から出力されるアドレスを出力し
てＲＯＭＩを続出す。
しかしながらＲＯＭＩから読み出された命令が分岐命令
の場合には、まず選択信号生成命令部分により条件選択
器８から選択された条件と、割込信号の有無、およびこ
の選択信号生成命令自身がもっている分岐命令種別等に
応じて選択信号生成器９により選択信号が生成され、こ
の選択信号がレジスタ１０にセットされる。そして次の
次番地選択命令が命令レジスタ２に出力されたとき、レ
ジスタ１０にセットされていた選択信号が次番地選択器
７に伝達されるので、この選択信号に応じてプログラム
カウンタ４、スタック５、割込先番地発生器６、命令レ
ジスタ２から伝達される次番地アドレスのいずれか１つ
が選択され、これにもとづいてＲＯＭ１が続出されるこ
とになる。
の場合には、まず選択信号生成命令部分により条件選択
器８から選択された条件と、割込信号の有無、およびこ
の選択信号生成命令自身がもっている分岐命令種別等に
応じて選択信号生成器９により選択信号が生成され、こ
の選択信号がレジスタ１０にセットされる。そして次の
次番地選択命令が命令レジスタ２に出力されたとき、レ
ジスタ１０にセットされていた選択信号が次番地選択器
７に伝達されるので、この選択信号に応じてプログラム
カウンタ４、スタック５、割込先番地発生器６、命令レ
ジスタ２から伝達される次番地アドレスのいずれか１つ
が選択され、これにもとづいてＲＯＭ１が続出されるこ
とになる。
なお前記説明では命令がＲＯＭに格納されている例につ
いて説明したが、勿論他の記憶素子に記憶しておくこと
もできる。
いて説明したが、勿論他の記憶素子に記憶しておくこと
もできる。
本発明によれば命令サイクルは条件選択器８と選択信号
生成器９における制御動作のための遅れ時間の影響を受
けないので、その分だけ動作処理を短縮することができ
る。
生成器９における制御動作のための遅れ時間の影響を受
けないので、その分だけ動作処理を短縮することができ
る。
それ故、本発明によれば命令サイクルを記憶素子の読出
し時間に近ずけることが可能であり、分岐命令実行時間
により他の命令サイクルを不必要に長くせずに済むので
全体のデータ処理時間が短縮されるという効果がある。
し時間に近ずけることが可能であり、分岐命令実行時間
により他の命令サイクルを不必要に長くせずに済むので
全体のデータ処理時間が短縮されるという効果がある。
第１図は従来の分岐命令のフォーマント、第２図は本発
明の動作説明図、第３図は本発明の一実施例構成図であ
る。 図中、１はＲＯＭ、２は命令レジスタ、３は＋１加算器
、４はプログラムカウンタ、５はスタック、６は割込先
番地発生器、７は次番地選択器、８は条件選択器、９は
選択信号生成器、１０はレジスタを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１ 図 ケ２１１！１ ８つ− 散り
明の動作説明図、第３図は本発明の一実施例構成図であ
る。 図中、１はＲＯＭ、２は命令レジスタ、３は＋１加算器
、４はプログラムカウンタ、５はスタック、６は割込先
番地発生器、７は次番地選択器、８は条件選択器、９は
選択信号生成器、１０はレジスタを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 才１ 図 ケ２１１！１ ８つ− 散り
Claims (1)
- 命令が格納されている記憶回路と、読み出した命令を一
時記憶する命令レジスタと、次に実行する命令が格納さ
れている番地を選択する選択回路と、該選択回路制御信
号を命令と外部条件によって生成する選択信号生成回路
を備え、前記記憶回路に格納された命令を順次読み出し
、読み出された命令の内容にしたがって処理を実行する
プログラム制御回路において、選択信号生成回路の出力
を一時保持するレジスタを設けたことを特徴とするプロ
グラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2572484A JPS60169942A (ja) | 1984-02-14 | 1984-02-14 | プログラム制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2572484A JPS60169942A (ja) | 1984-02-14 | 1984-02-14 | プログラム制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169942A true JPS60169942A (ja) | 1985-09-03 |
Family
ID=12173746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2572484A Pending JPS60169942A (ja) | 1984-02-14 | 1984-02-14 | プログラム制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169942A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS505539A (ja) * | 1973-05-19 | 1975-01-21 |
-
1984
- 1984-02-14 JP JP2572484A patent/JPS60169942A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS505539A (ja) * | 1973-05-19 | 1975-01-21 |
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