JPS60171692A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS60171692A JPS60171692A JP59027008A JP2700884A JPS60171692A JP S60171692 A JPS60171692 A JP S60171692A JP 59027008 A JP59027008 A JP 59027008A JP 2700884 A JP2700884 A JP 2700884A JP S60171692 A JPS60171692 A JP S60171692A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- microprocessor
- refresh
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、マイクロプロセッサに関するもので、例え
ば、外部に設けられたＲＡＭとともにデータ処理システ
ムを構成するマイクロプロセッサに利用して有効な技術
に関するものである。
ば、外部に設けられたＲＡＭとともにデータ処理システ
ムを構成するマイクロプロセッサに利用して有効な技術
に関するものである。
ダイナミック型ＲＡＭをその記憶装置として使用するよ
うなマイクロプロセッサにあっては、オペレーションコ
ードのデコード時間を利用して必ずリフレッシュ動作を
行うようにしたものが考えられている。このような機能
を付加したマイクロプロセッサにあっては、次のような
問題の生じることが本願発明者の研究によって明らかに
された。
うなマイクロプロセッサにあっては、オペレーションコ
ードのデコード時間を利用して必ずリフレッシュ動作を
行うようにしたものが考えられている。このような機能
を付加したマイクロプロセッサにあっては、次のような
問題の生じることが本願発明者の研究によって明らかに
された。
すなわち、ユーザーにおいて、スタティック型ＲＡＭを
その記憶装置して使用するようなシステムを構成した場
合でも、上記スタティック型ＲＡＭに対して無意味なり
フレッシュ動作を実行することになってしまう。
その記憶装置して使用するようなシステムを構成した場
合でも、上記スタティック型ＲＡＭに対して無意味なり
フレッシュ動作を実行することになってしまう。
また、ダイナミック型ＲＡＭをその記憶装置として使用
するようなシステムにあっても、高速化のためにそのシ
ステムクロックの周波数を高くすると、そのリフレッシ
ュ周期が短くなるので、不必要なりフレッシュ動作を行
うことととなって、無駄な電流消費が多くなる。逆に、
システムクロックの周波数を低くしようとすると、上記
オペレーションコードのデコード時間が長くなって実行
されるリフレッシュ動作の周期がダイナミック型ＲＡＭ
の情報記憶動作に必要なりフレッシュ周期より長くなっ
て情報が破壊されてしまう。
するようなシステムにあっても、高速化のためにそのシ
ステムクロックの周波数を高くすると、そのリフレッシ
ュ周期が短くなるので、不必要なりフレッシュ動作を行
うことととなって、無駄な電流消費が多くなる。逆に、
システムクロックの周波数を低くしようとすると、上記
オペレーションコードのデコード時間が長くなって実行
されるリフレッシュ動作の周期がダイナミック型ＲＡＭ
の情報記憶動作に必要なりフレッシュ周期より長くなっ
て情報が破壊されてしまう。
この発明の目的は、各種のシステム構成に最適なリフレ
ッシュ方式を選択することのできるマイクロプロセッサ
を提供することにある。
ッシュ方式を選択することのできるマイクロプロセッサ
を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明ａｌｌ書の記述および添イ１図面から明らかにな
るであろう。
この明ａｌｌ書の記述および添イ１図面から明らかにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、一定周期のタイミング信号と所定の情報処理
の終了とによって選択的に起動されるダイナミック型Ｒ
ＡＭのリフレッシュ用回路を設けるものでである。
の終了とによって選択的に起動されるダイナミック型Ｒ
ＡＭのリフレッシュ用回路を設けるものでである。
第り図には、この発明に係る中央処理装置（以下、マイ
クロプロセッサＣＰＵと称する）の一実施例のブロック
図が示されいてる。特に制限されないが、同図のマイク
ロプロセッサは、公知の半導体集積回路の製造技術によ
って１個のシリコンのような半導体基板上において形成
される。また、特に制限されないが、この実施例では、
１６ビツトの論理アドレス信号を持つ８ビツト構成のマ
イクロプロセッサを示している。
クロプロセッサＣＰＵと称する）の一実施例のブロック
図が示されいてる。特に制限されないが、同図のマイク
ロプロセッサは、公知の半導体集積回路の製造技術によ
って１個のシリコンのような半導体基板上において形成
される。また、特に制限されないが、この実施例では、
１６ビツトの論理アドレス信号を持つ８ビツト構成のマ
イクロプロセッサを示している。
この実施例のマイクロプロセッサは、その機能別に分け
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニソ） Ａ Ｌ Ｕ、アキュムレ
ータＡＣＣ，アキュムレークラッチＦＦ、一時レジスタ
Ｒ１，フラグフリ・ノブフロップＦＬＧ、１０進禎正Ｂ
ＣＤ等から成っている。
ると演算部、制御部及びレジスタ部から構成されている
。すなわち、演算部は、算術演算及び論理演算を行うも
ので、算術論理演算ユニソ） Ａ Ｌ Ｕ、アキュムレ
ータＡＣＣ，アキュムレークラッチＦＦ、一時レジスタ
Ｒ１，フラグフリ・ノブフロップＦＬＧ、１０進禎正Ｂ
ＣＤ等から成っている。
制御部は、マイクロプロセッサの働きを制御するもので
あり、命令レジスタ９．ＰＲ，命令デコーダとマシンサ
イクルエンコーダ０Ｐ−ＤＣＲ，タイミングと制御回路
ＴＣ等から成っている。この実施例では、このタイミン
グと制御回路ＴＣには後述するように、ダイナミック型
ＲＡＭにおけるリフレッシュ用のマイクロプログラムを
起動させるためのタイミング発生回路が新らたに付加さ
れている。
あり、命令レジスタ９．ＰＲ，命令デコーダとマシンサ
イクルエンコーダ０Ｐ−ＤＣＲ，タイミングと制御回路
ＴＣ等から成っている。この実施例では、このタイミン
グと制御回路ＴＣには後述するように、ダイナミック型
ＲＡＭにおけるリフレッシュ用のマイクロプログラムを
起動させるためのタイミング発生回路が新らたに付加さ
れている。
レジスタ部は、マイクロプロセッサ内の内部メモリとい
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタＲ２ないしＲ９，スタックポインタＳＰ、プログラ
ムカウンタＰＣ，インクリメンタ／デクリメンタとアド
レスランチＡＤ、レジスタ選択回路ＳＬ及びマルチプレ
クサＭＰＸ等から成っている。上記アドレスランチの論
理アドレス信号ＡＯ〜Δ１５は、アドレスバッファＡＤ
Ｂを介して出力される。
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタＲ２ないしＲ９，スタックポインタＳＰ、プログラ
ムカウンタＰＣ，インクリメンタ／デクリメンタとアド
レスランチＡＤ、レジスタ選択回路ＳＬ及びマルチプレ
クサＭＰＸ等から成っている。上記アドレスランチの論
理アドレス信号ＡＯ〜Δ１５は、アドレスバッファＡＤ
Ｂを介して出力される。
そして、後述するような一定の条件のもとに、リフレッ
シュ用制御信号ＲＥＦと、特に制限されないが、そのア
ドレス信号が外部に送出される。
シュ用制御信号ＲＥＦと、特に制限されないが、そのア
ドレス信号が外部に送出される。
なお、リフレッシュ用のアドレス信号は、上記制御信号
ＲＦＰを受ける外部リフレッシュ回路で形成するもので
あってもよい。
ＲＦＰを受ける外部リフレッシュ回路で形成するもので
あってもよい。
後述するダイナミック型ＲＡＭのりフレッシュ用回路及
びマイクロプログラムを除き、上述のような回路ブロッ
ク回路からなるマイクロプロセッサＣＰＵは、公知であ
るのでその詳細な動作の説明を省略する。
びマイクロプログラムを除き、上述のような回路ブロッ
ク回路からなるマイクロプロセッサＣＰＵは、公知であ
るのでその詳細な動作の説明を省略する。
第２図↓こは、リフレッシュ用マイクロプログラムを説
明するための概略ブロック図が示されている。この実施
例では、特に制限されないが、マイクロプログラムは、
ＰＬＡ （プログラマブル・ロジ・ツク・アレイ）回路
によって構成される。
明するための概略ブロック図が示されている。この実施
例では、特に制限されないが、マイクロプログラムは、
ＰＬＡ （プログラマブル・ロジ・ツク・アレイ）回路
によって構成される。
上記第１図の命令レジスタＯＰＨには、一連のプログラ
ム語が次々に入力されるものである。ごの上記命令レジ
スタＯＰＲに入力されてプログラム語は、次のようなＰ
ＬＡにより解読され、所望の情報処理が行われる。
ム語が次々に入力されるものである。ごの上記命令レジ
スタＯＰＲに入力されてプログラム語は、次のようなＰ
ＬＡにより解読され、所望の情報処理が行われる。
」１記命令レジスタＯＰＨに読み出されたプログラム語
は、図示しない制御信号によって開かれるゲート回路Ｇ
を介して入力レジスタＲＡに取り込まれる。そして、こ
の入力レジスタＲＡに取り込まれた上記プログラム語は
、アンド（ＡＮＤ）アレイに供給される。このアンドア
レイＡＮＤは、デコーディングトリーを構成し、図示し
ない一連の制御パルスに従って上記プログラム語に対応
した１つのデコード出力を形成して、オア（ＯＲ）アレ
イに送出する。このオアアレイは、制御マトリックス（
インストラクションデコーダ）を構成する。このオアア
レイは、選択制御マトリックスＯＲＩと順序制御マトリ
ックスＯＲ２とにより構成される。上記選択制御マトリ
ックスＯＲＩは、その出力によりマイクロ命令に対応し
た演算ユニット、コントロールレジスタ等からなる静的
制御フィールドにおける種々のゲートを操作する。一方
、順序制御マトリックスＯＲ２は、出力レジスタＲＢに
次の実行すべきマイクロ命令のアドレス出力する。そし
て、この出力レジスタＲＢのアドレス信号は、上記入力
レジスタＲＡに送出される。
は、図示しない制御信号によって開かれるゲート回路Ｇ
を介して入力レジスタＲＡに取り込まれる。そして、こ
の入力レジスタＲＡに取り込まれた上記プログラム語は
、アンド（ＡＮＤ）アレイに供給される。このアンドア
レイＡＮＤは、デコーディングトリーを構成し、図示し
ない一連の制御パルスに従って上記プログラム語に対応
した１つのデコード出力を形成して、オア（ＯＲ）アレ
イに送出する。このオアアレイは、制御マトリックス（
インストラクションデコーダ）を構成する。このオアア
レイは、選択制御マトリックスＯＲＩと順序制御マトリ
ックスＯＲ２とにより構成される。上記選択制御マトリ
ックスＯＲＩは、その出力によりマイクロ命令に対応し
た演算ユニット、コントロールレジスタ等からなる静的
制御フィールドにおける種々のゲートを操作する。一方
、順序制御マトリックスＯＲ２は、出力レジスタＲＢに
次の実行すべきマイクロ命令のアドレス出力する。そし
て、この出力レジスタＲＢのアドレス信号は、上記入力
レジスタＲＡに送出される。
この時、人力レジスタＲＡは、条件分岐を示す信号が有
ればこれを参照して、次に実行するマイクロ命令を形成
する。上記同様な動作の繰り返しにより上記命令レジス
タＯＰＨの１つのプログラム語に対する１ないし数ステ
ップからなるマイクロ命令の実行が終了すると、上記ゲ
ートＧを開き次のプログラム語が取り込まれて、一連の
情報処理プログラムの実行がなされる。
ればこれを参照して、次に実行するマイクロ命令を形成
する。上記同様な動作の繰り返しにより上記命令レジス
タＯＰＨの１つのプログラム語に対する１ないし数ステ
ップからなるマイクロ命令の実行が終了すると、上記ゲ
ートＧを開き次のプログラム語が取り込まれて、一連の
情報処理プログラムの実行がなされる。
この実施例では、ダイナミック型ＲＡＭのりフレッシュ
制御のための信号を形成するため、次のような条件分岐
回路と、そのマイクロプログラムが新らたに設けられる
。すわなち、特に制限されないが、１つのプログラム語
における区切である終了信号Ｅをアンドゲート回路Ｇｌ
に供給する。
制御のための信号を形成するため、次のような条件分岐
回路と、そのマイクロプログラムが新らたに設けられる
。すわなち、特に制限されないが、１つのプログラム語
における区切である終了信号Ｅをアンドゲート回路Ｇｌ
に供給する。
このゲート回路Ｇ１の他の入力には、ダイナミック型Ｒ
ＡＭのリフレッシュ周期に適合さ」！−で形成されたタ
イミング信号′ｒＭと、リフレッシュ動作を行うか否か
の制御信号ＲＦとが供給される。これによって、上記タ
イミング信号ＴＭと制御信号ＲＦとが論理“１”であっ
て、」１記終了信号Ｅが形成されて論理“１″になった
時、このアンドゲート回路Ｇ１の出力信号が論理“１゛
′となって、以下の条件分岐を行うものとなる。すなわ
ち、入力レジスタＲＡの内容は、上記アンドゲート回路
Ｇ１の出力信号によって修飾され、リフレッシュ用のマ
イクロプログラムの実行のための命令コードを形成する
。そして、一連のりフレッシュ動作のためのマイクロプ
ログラムの実行が終了すると、上記ゲート回路Ｇが開き
、次に実行すべき命令語が取り込まれるものとなる。な
お１．Ｅ記制御信号ＲＦは、そのシステムプログラム等
によってダイナミック型ＲＡＭを記憶装置として使用す
る場合には、その信号を形成するランチ回路等が論理“
１″に設定され、リフレッシュ動作を必要としないスタ
ティック型ＲＡＭ等を記憶装置として使用する場合には
、論理“０″に設定される。このように、制御信号ＲＦ
を論理°０”とした場合には、上記リフレッシュ用のマ
イクロプログラムの起動がかけられな（することができ
る。
ＡＭのリフレッシュ周期に適合さ」！−で形成されたタ
イミング信号′ｒＭと、リフレッシュ動作を行うか否か
の制御信号ＲＦとが供給される。これによって、上記タ
イミング信号ＴＭと制御信号ＲＦとが論理“１”であっ
て、」１記終了信号Ｅが形成されて論理“１″になった
時、このアンドゲート回路Ｇ１の出力信号が論理“１゛
′となって、以下の条件分岐を行うものとなる。すなわ
ち、入力レジスタＲＡの内容は、上記アンドゲート回路
Ｇ１の出力信号によって修飾され、リフレッシュ用のマ
イクロプログラムの実行のための命令コードを形成する
。そして、一連のりフレッシュ動作のためのマイクロプ
ログラムの実行が終了すると、上記ゲート回路Ｇが開き
、次に実行すべき命令語が取り込まれるものとなる。な
お１．Ｅ記制御信号ＲＦは、そのシステムプログラム等
によってダイナミック型ＲＡＭを記憶装置として使用す
る場合には、その信号を形成するランチ回路等が論理“
１″に設定され、リフレッシュ動作を必要としないスタ
ティック型ＲＡＭ等を記憶装置として使用する場合には
、論理“０″に設定される。このように、制御信号ＲＦ
を論理°０”とした場合には、上記リフレッシュ用のマ
イクロプログラムの起動がかけられな（することができ
る。
第３図には、上記タイミング信号ＴＭを形成するタイミ
ング発生回路の一実施例の回路図が示されている。この
実施例では、システムクロック信号φの周波数の切り換
えに対して、最適なりフレッシュ周期の設定を行うよう
にするため、上記タイミング信号ＴＭが次のタイミング
発生回路によって形成される。すなわち、システムクロ
ック信号φは、分周回路によって分周される。この分周
出力のうち、複数個の分周出力は、次の選択ゲート回路
によって１つが選ばれて上記タイミング信号ＴＭとして
使用される。例えば、４個のアンドゲート回路Ｇ２〜Ｇ
５に、異なる４つの分周出力がそれぞれ供給される。そ
して、これらの各ゲート回路６２〜Ｇ５の出力信号は、
オアゲート回路Ｇ６に供給され、その出力から上記タイ
ミング信号ＴＭが形成される。上記各ゲート回路Ｇ２〜
Ｇ５の他方の入力には、デコーダＤ ＣＨによって形成
された選択信号が供給される。このデコーダＤＣＲは、
例えば２ビツトの切り換え信号を受けて、上記４個のゲ
ート回路Ｇ２〜Ｇ５のうち１つのゲート回路を開く選択
信号を形成する。これによって、システムクロック信号
φを変更した場合でも上記ゲート回路６２〜Ｇ５の切り
換えによって最適な周期のタイミング信号ＴＭを形成す
るものである。例えば、システムクロック信号φをＩＭ
Ｈｚ、２ＭＨｚ、４ＭＨｚ及び８ Ｍ Ｈｚのような４
種類の中から１つを選ぶとき、上記ゲート回路をＧ５か
らＧ２のように切り換えることによって、常に一定の周
期のタイミング信号ＴＭを形成することができる。
ング発生回路の一実施例の回路図が示されている。この
実施例では、システムクロック信号φの周波数の切り換
えに対して、最適なりフレッシュ周期の設定を行うよう
にするため、上記タイミング信号ＴＭが次のタイミング
発生回路によって形成される。すなわち、システムクロ
ック信号φは、分周回路によって分周される。この分周
出力のうち、複数個の分周出力は、次の選択ゲート回路
によって１つが選ばれて上記タイミング信号ＴＭとして
使用される。例えば、４個のアンドゲート回路Ｇ２〜Ｇ
５に、異なる４つの分周出力がそれぞれ供給される。そ
して、これらの各ゲート回路６２〜Ｇ５の出力信号は、
オアゲート回路Ｇ６に供給され、その出力から上記タイ
ミング信号ＴＭが形成される。上記各ゲート回路Ｇ２〜
Ｇ５の他方の入力には、デコーダＤ ＣＨによって形成
された選択信号が供給される。このデコーダＤＣＲは、
例えば２ビツトの切り換え信号を受けて、上記４個のゲ
ート回路Ｇ２〜Ｇ５のうち１つのゲート回路を開く選択
信号を形成する。これによって、システムクロック信号
φを変更した場合でも上記ゲート回路６２〜Ｇ５の切り
換えによって最適な周期のタイミング信号ＴＭを形成す
るものである。例えば、システムクロック信号φをＩＭ
Ｈｚ、２ＭＨｚ、４ＭＨｚ及び８ Ｍ Ｈｚのような４
種類の中から１つを選ぶとき、上記ゲート回路をＧ５か
らＧ２のように切り換えることによって、常に一定の周
期のタイミング信号ＴＭを形成することができる。
（１１ダイナミック型ＲＡＭに必要なりフレッシュ周期
に対応したタイミング信号に従ってリフレッシュサイク
ルを選択的に挿入することによって、ユーザーシステム
に最適なりフレッシュを行うことができるという効果が
得られる。すなわち、リフレッシュを必要とするシステ
１１のみに対して上記リフレッシュサイクルを挿入する
ものであるからである。そして、リフレッシュが不必要
なスタティック型ＲＡＭ等を記憶装置とするシステムで
のマイクロプロセソ１の無駄な情ｇシ処理の防止するこ
とができるものである。
に対応したタイミング信号に従ってリフレッシュサイク
ルを選択的に挿入することによって、ユーザーシステム
に最適なりフレッシュを行うことができるという効果が
得られる。すなわち、リフレッシュを必要とするシステ
１１のみに対して上記リフレッシュサイクルを挿入する
ものであるからである。そして、リフレッシュが不必要
なスタティック型ＲＡＭ等を記憶装置とするシステムで
のマイクロプロセソ１の無駄な情ｇシ処理の防止するこ
とができるものである。
（２）上記システムクロックの複数の分周出力からその
１つを選択して」−記リフレッシュ周期を設定するタイ
ミング信号を形成することによって、システムクロック
の変更に対しても最適なりフレッシュ周期の設定を行う
ことができるという効果が得られる。
１つを選択して」−記リフレッシュ周期を設定するタイ
ミング信号を形成することによって、システムクロック
の変更に対しても最適なりフレッシュ周期の設定を行う
ことができるという効果が得られる。
（３）−上記リフレッシュの機能をプログラマブルにす
ることにより、ユーザーにおいて外部回路などの付加回
路が不要となり、そのサイクルを挿入するか否かの切り
換え等の使い勝手が極めて簡単になるという効果か１）
ノられる。
ることにより、ユーザーにおいて外部回路などの付加回
路が不要となり、そのサイクルを挿入するか否かの切り
換え等の使い勝手が極めて簡単になるという効果か１）
ノられる。
以上不発明壱によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記のような
りフレッシュ動作を選択的に行う具体的回路構成は、こ
の発明が適用されるマイクロプロセッサの構成に応じて
種々の実施形態を採ることができるものである。また、
マイクロプロセッサとしては、他の機能が付加されるも
のであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記のような
りフレッシュ動作を選択的に行う具体的回路構成は、こ
の発明が適用されるマイクロプロセッサの構成に応じて
種々の実施形態を採ることができるものである。また、
マイクロプロセッサとしては、他の機能が付加されるも
のであってもよい。
この発明は、中央処理装置としてのマイクロプロセッサ
の他、外部記憶装置により情報処理システムが構成され
、上記マイクロプロセッサと複数の周辺回路とが１チツ
プの半導体集積回路装置に構成されるマイクロコンピュ
ータ等に広く利用できるものである。
の他、外部記憶装置により情報処理システムが構成され
、上記マイクロプロセッサと複数の周辺回路とが１チツ
プの半導体集積回路装置に構成されるマイクロコンピュ
ータ等に広く利用できるものである。
第１図は、この発明の一実施例を示すマイクロプロセッ
サのフ゛ロンク図、 ｆｆ１２Ｂｆｆｌは、そのマイクロプログラムを説明す
るための概略ブロック図、 第３図は、リフレ・／シュ周期を設定するためのタイミ
ング発生回路の一実施例を示すブロック図である。 ＣＰｔＪ・・マイクロプロセッサ、ＡＬＵ・・詐術論理
演算ユニット、ＡＣＣ・・アキュムレータ、ＦＦ・・ア
キュムレータランチ、Ｒ１・・一時レジスタ、ＦＬＧ・
・フラグフリップフロップ、ＢＣＤ・・１０進補正、Ｏ
ＰＲ・・命令レジスタ、０Ｐ−ＤＣＲ・・命令デコーダ
とマシンサイクルエンコーダ、Ｔ” Ｃ・・タイミング
と制御回路、Ｒ１ないしＲ８・・汎用ワーギングレジス
タ及び一時レジスタ、ＳＰ・・スタックポインタ、ＰＣ
・・プログラムカウンタ、ＡＤ・・インクリメンタ／デ
クリメンタとアドレスチソナ、Ｓ Ｌ・・レジスタ選択
回路、ＭＰＸ・・マルチフックザ、ＡＮＤ・・アンドア
レイ、ＯＲ・・オアアレイ、ｏＲｌ・・選択制御マトリ
ックス、ＯＲ２・・順序制御マトリックス、ＲＡ・・入
力レジスタ、ＲＢ・代理人弁理士 高橋 明夫 第 １ 図 Ｄθへり７ 第 ２ 図 第 ３ 薗
サのフ゛ロンク図、 ｆｆ１２Ｂｆｆｌは、そのマイクロプログラムを説明す
るための概略ブロック図、 第３図は、リフレ・／シュ周期を設定するためのタイミ
ング発生回路の一実施例を示すブロック図である。 ＣＰｔＪ・・マイクロプロセッサ、ＡＬＵ・・詐術論理
演算ユニット、ＡＣＣ・・アキュムレータ、ＦＦ・・ア
キュムレータランチ、Ｒ１・・一時レジスタ、ＦＬＧ・
・フラグフリップフロップ、ＢＣＤ・・１０進補正、Ｏ
ＰＲ・・命令レジスタ、０Ｐ−ＤＣＲ・・命令デコーダ
とマシンサイクルエンコーダ、Ｔ” Ｃ・・タイミング
と制御回路、Ｒ１ないしＲ８・・汎用ワーギングレジス
タ及び一時レジスタ、ＳＰ・・スタックポインタ、ＰＣ
・・プログラムカウンタ、ＡＤ・・インクリメンタ／デ
クリメンタとアドレスチソナ、Ｓ Ｌ・・レジスタ選択
回路、ＭＰＸ・・マルチフックザ、ＡＮＤ・・アンドア
レイ、ＯＲ・・オアアレイ、ｏＲｌ・・選択制御マトリ
ックス、ＯＲ２・・順序制御マトリックス、ＲＡ・・入
力レジスタ、ＲＢ・代理人弁理士 高橋 明夫 第 １ 図 Ｄθへり７ 第 ２ 図 第 ３ 薗
Claims (1)
- 【特許請求の範囲】 ■、一定周期のタイミング信号と所定の情報処理の終了
とともにダイナミック型ＲＡＭのリフレッシュ動作を実
行するプログラムを付加したことを特徴とするマイクロ
プロセッサ。 ２、上記一定周期のタイミング信号は、システムクロッ
ク信号を受けて複数の分周信号を形成する分周回路と、
この分周回路によって形成された複数の分周出力を選択
的に出力する回路とにより形成されるものであることを
特徴とする特許請求の範囲第１項記載のマイクロプロセ
ッサ。 ３、」１記複数の分周出力を選択的に出力する回路の制
御信号は、プログラムにより指定されるものであるとこ
を特徴とする特許請求の範囲第２項記載のマイクロプロ
セッサ。 ４、上記ダイナミック型ＲＡＭのリフレッシュ動作を実
行するプログラムは、マイクロプログラムにより構成さ
れるものであることを特徴とする特許請求の範囲第１、
第２又は第３項記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027008A JPS60171692A (ja) | 1984-02-17 | 1984-02-17 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59027008A JPS60171692A (ja) | 1984-02-17 | 1984-02-17 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171692A true JPS60171692A (ja) | 1985-09-05 |
| JPH0574156B2 JPH0574156B2 (ja) | 1993-10-15 |
Family
ID=12209082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59027008A Granted JPS60171692A (ja) | 1984-02-17 | 1984-02-17 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171692A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562590A (en) * | 1978-10-30 | 1980-05-12 | Oki Electric Ind Co Ltd | Microprogram control system |
| JPS581888A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミックｒａｍ用リフレッシュ回路 |
| JPS5829194A (ja) * | 1981-08-12 | 1983-02-21 | Hitachi Ltd | 情報処理装置 |
-
1984
- 1984-02-17 JP JP59027008A patent/JPS60171692A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562590A (en) * | 1978-10-30 | 1980-05-12 | Oki Electric Ind Co Ltd | Microprogram control system |
| JPS581888A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | ダイナミックｒａｍ用リフレッシュ回路 |
| JPS5829194A (ja) * | 1981-08-12 | 1983-02-21 | Hitachi Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574156B2 (ja) | 1993-10-15 |
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