JPS601719B2 - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS601719B2 JPS601719B2 JP52044446A JP4444677A JPS601719B2 JP S601719 B2 JPS601719 B2 JP S601719B2 JP 52044446 A JP52044446 A JP 52044446A JP 4444677 A JP4444677 A JP 4444677A JP S601719 B2 JPS601719 B2 JP S601719B2
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- loops
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0875—Organisation of a plurality of magnetic shift registers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は磁気バブルメモリや電荷結合型素子（ＣＣＤ）
メモリのようなシフトレジスタ状メモリの制御方式に関
し、詳しくは該シフトレジスタ状メモリの正常ループ、
不良ループを選別使用する方式に関するものである。
メモリのようなシフトレジスタ状メモリの制御方式に関
し、詳しくは該シフトレジスタ状メモリの正常ループ、
不良ループを選別使用する方式に関するものである。
情報処理装置のファイルメモリとして、従来、磁気ドラ
ムメモリ装置、磁気ディスクメモリ装置などの機械回転
メモリ装置が使用されてきていた。
ムメモリ装置、磁気ディスクメモリ装置などの機械回転
メモリ装置が使用されてきていた。
しかし、最近の半導体技術の進歩により、磁気バブルメ
モリ素子や電荷結合型素子のような固体ファイルメモリ
素子が出現し、１部では実用化も行なわれている。この
固体ファイルメモリ素子は機械的回転を伴なわないため
、従来のファイルタメモリに比べ多くの利点を有するが
、経済性に関しては、現時点では必ずしも有利とは言い
難い。そこで経済性を上げるため現状の装置では、部分
的に不良な箇所を有する素子を用いて、素子の歩蟹りを
上げ、装置全体のコストを下げている。０以下、磁気バ
ブルメモリ装置を例にとり従来の不良ループ選択制御方
式及びその問題点を説明する。
モリ素子や電荷結合型素子のような固体ファイルメモリ
素子が出現し、１部では実用化も行なわれている。この
固体ファイルメモリ素子は機械的回転を伴なわないため
、従来のファイルタメモリに比べ多くの利点を有するが
、経済性に関しては、現時点では必ずしも有利とは言い
難い。そこで経済性を上げるため現状の装置では、部分
的に不良な箇所を有する素子を用いて、素子の歩蟹りを
上げ、装置全体のコストを下げている。０以下、磁気バ
ブルメモリ装置を例にとり従来の不良ループ選択制御方
式及びその問題点を説明する。
第１図は８個の磁気バブルチップからなるメモリュニッ
ト部を示したもので、１は情報の格納、転送を行なうマ
ィナループ群、２は情報の読み出し、又は書き込み用に
バブルの転送を行なうメジャループ、５は情報の読み出
しを行なうディテクタ、４は情報の格納を行なうジェネ
レータである。
ト部を示したもので、１は情報の格納、転送を行なうマ
ィナループ群、２は情報の読み出し、又は書き込み用に
バブルの転送を行なうメジャループ、５は情報の読み出
しを行なうディテクタ、４は情報の格納を行なうジェネ
レータである。
チップに回転磁界を加えると、マィナループ１、メジャ
ループ２の情報は図中矢印方向へ同期回転を行なう。例
えば、図中のＡ点の情報が読み出される場合、Ａ点の情
報はマィナループ１上を移動し、メジャループ２に転移
し、その後メジヤループ２上を移動してディテクタ３に
より読み出される。マイナループーからメジヤループ２
への転移は各マィナループ中の同一位置の複数情報に対
して必ず行なわれ、各複数情報のマィナループ位置の順
に直列にディテクタ３で読み出される。複数チップ間で
も同期回転しており、各チップで同一位置の情報は同一
タイミングで読み出される。書き込み動作に対しても、
データの流れが読み出しと逆になることと、書き込まれ
るタイミングが読み出されるタイミングと多少異なる程
度で、基本動作は同じであるので、以下の説明はすべて
読み出し動作で行なう。さて、現状では、前述したよう
に磁気バブルチップは一部分不良箇所を含んだままで使
用する場合が多い。
ループ２の情報は図中矢印方向へ同期回転を行なう。例
えば、図中のＡ点の情報が読み出される場合、Ａ点の情
報はマィナループ１上を移動し、メジャループ２に転移
し、その後メジヤループ２上を移動してディテクタ３に
より読み出される。マイナループーからメジヤループ２
への転移は各マィナループ中の同一位置の複数情報に対
して必ず行なわれ、各複数情報のマィナループ位置の順
に直列にディテクタ３で読み出される。複数チップ間で
も同期回転しており、各チップで同一位置の情報は同一
タイミングで読み出される。書き込み動作に対しても、
データの流れが読み出しと逆になることと、書き込まれ
るタイミングが読み出されるタイミングと多少異なる程
度で、基本動作は同じであるので、以下の説明はすべて
読み出し動作で行なう。さて、現状では、前述したよう
に磁気バブルチップは一部分不良箇所を含んだままで使
用する場合が多い。
この不良箇所がメジャループとなる場合は、そのチップ
を使用することはできないが、マィナループとなる場合
は該当マィナループが不良となるのみで他のマィナルー
プ、メジヤループを使用することは可能である。したが
って、チップ作成時予め予備マィナループを準備してい
る。ここでは、１チップ中にマィナループを１３２本準
備し、そのうち１２８本を実際に使用するものとし、４
本は予備ループとする。第４図は各チップのマィナルー
プの正常、不良の状態を示したもので、「０」印は正常
ループ、「×」印は不良ループである。第４図より、各
チップのマィナループ番号＃０のものについてはすべて
正常ループであるから同一タイミングで読み出された情
報はすべて有効で、これを第０バイトとする。マィナル
ーブ番号＃１についてみると、Ｎ０２のチップが不良ル
ープであるので、Ｎ０２のチップではこの情報をマィナ
ループ番号＃２のマィナループに割当てる。したがって
、第４図に破線で示すように、ＮＯＯ〜ＮＯ１、Ｎ０３
〜Ｎ０７のチップのマイナループ番号＃１とＮ０２のチ
ップのマイナループ番号＃２で第１バイトを構成する。
このように、従来は不良ループに対しては同一チップ内
の次のタイミングの正常マィナループに情報を割当てて
いる。
を使用することはできないが、マィナループとなる場合
は該当マィナループが不良となるのみで他のマィナルー
プ、メジヤループを使用することは可能である。したが
って、チップ作成時予め予備マィナループを準備してい
る。ここでは、１チップ中にマィナループを１３２本準
備し、そのうち１２８本を実際に使用するものとし、４
本は予備ループとする。第４図は各チップのマィナルー
プの正常、不良の状態を示したもので、「０」印は正常
ループ、「×」印は不良ループである。第４図より、各
チップのマィナループ番号＃０のものについてはすべて
正常ループであるから同一タイミングで読み出された情
報はすべて有効で、これを第０バイトとする。マィナル
ーブ番号＃１についてみると、Ｎ０２のチップが不良ル
ープであるので、Ｎ０２のチップではこの情報をマィナ
ループ番号＃２のマィナループに割当てる。したがって
、第４図に破線で示すように、ＮＯＯ〜ＮＯ１、Ｎ０３
〜Ｎ０７のチップのマイナループ番号＃１とＮ０２のチ
ップのマイナループ番号＃２で第１バイトを構成する。
このように、従来は不良ループに対しては同一チップ内
の次のタイミングの正常マィナループに情報を割当てて
いる。
この場合の金物構成を第２図に、制御法を第５図及び第
６図に示す。第２図において、１１ｉ（ｉ＝０〜７）は
磁気バブルチップＮ○ｉ、１２は各マィナループ対応に
正常ループか、不良ループかを示す情報を格納する読み
出し専用メモリ（ＲＯＭ）、１３ｉは磁気バブルチップ
（Ｎ○ｉ）１１ｉからの情報のタイミング調整を行なう
４ビットシフトレジスタ、１４ｉはシフトレジスタ１３
ｉの４ビットから使用するビットを選択するためのセレ
ク夕、１５は各シフトレジスター３ｉの歩進、セレクタ
１４ｉの選択動作を制御する制御信号作成回路である。
ＲＯＭ１２には第５図に示すデ−夕が格納されている。
第５図のＲＯＭビット位置は第４図のチップ番号と対応
し、ＲＯＭ内アドレスは第４図のマィナループ番号に対
応し、０は正常ループ表示、１は不良ループ表示である
。さて、外部から加えられる回転磁界の１周期で、各チ
ップ１１。
６図に示す。第２図において、１１ｉ（ｉ＝０〜７）は
磁気バブルチップＮ○ｉ、１２は各マィナループ対応に
正常ループか、不良ループかを示す情報を格納する読み
出し専用メモリ（ＲＯＭ）、１３ｉは磁気バブルチップ
（Ｎ○ｉ）１１ｉからの情報のタイミング調整を行なう
４ビットシフトレジスタ、１４ｉはシフトレジスタ１３
ｉの４ビットから使用するビットを選択するためのセレ
ク夕、１５は各シフトレジスター３ｉの歩進、セレクタ
１４ｉの選択動作を制御する制御信号作成回路である。
ＲＯＭ１２には第５図に示すデ−夕が格納されている。
第５図のＲＯＭビット位置は第４図のチップ番号と対応
し、ＲＯＭ内アドレスは第４図のマィナループ番号に対
応し、０は正常ループ表示、１は不良ループ表示である
。さて、外部から加えられる回転磁界の１周期で、各チ
ップ１１。
〜１１７で１ットの情報が読み出され、シフトレジスタ
１３。〜１３７に格納される。従って、まず４周期タイ
ミングにより、シフトレジスタ１３ｉにはチップ（Ｎ○
ｉ）１１ｉの４ビット分、すなわちマィナループ番号＃
０，＃１，＃２，＃３の情報が読み出される。
１３。〜１３７に格納される。従って、まず４周期タイ
ミングにより、シフトレジスタ１３ｉにはチップ（Ｎ○
ｉ）１１ｉの４ビット分、すなわちマィナループ番号＃
０，＃１，＃２，＃３の情報が読み出される。
この時点でのシフトレジスタ１３。〜１３７の情報の有
効、無効を第６図ａに示す。ここで、「０」は正常ルー
プから読み出された有効ビット、「×」は不良ループか
ら読み出された無効ビットを示す。上記と同じタイミン
グでＲＯＭ１２の内容が読み出されはじめる。ＲＯＭ１
２から読み出された内容は制御信号作成回路１５により
展開されるが、はじめのＲＯＭアドレス０の内容はオー
ル０であり、この時、すべてのシフトレジスタ１３ｏ〜
１３７の第３ビットがセレクタ１４。〜１４７ により
選択され、これが第０バイト情報として外部装置に送出
される。次のタイミングでシフトレジスタは１ビット歩
進し、第６図ｂの内容になる。このタィミンではＲＯＭ
１２からはＲＯＭ内アドレス１の内容（２７〜ぞ＝０，
０，０，０，０，１，０，０）が読み出される。これは
磁気バブルチップ（Ｎ０２）１１２ のマイナループが
不良ループであることを示しており、制御信号作成回路
１５により展開され、セレクタ１４ｏ，１４１，１４３
〜７では対応したシフトレジスタの第３ビットが選択さ
れるが、セレクタ１４２‐では第２ビットが選択される
。
効、無効を第６図ａに示す。ここで、「０」は正常ルー
プから読み出された有効ビット、「×」は不良ループか
ら読み出された無効ビットを示す。上記と同じタイミン
グでＲＯＭ１２の内容が読み出されはじめる。ＲＯＭ１
２から読み出された内容は制御信号作成回路１５により
展開されるが、はじめのＲＯＭアドレス０の内容はオー
ル０であり、この時、すべてのシフトレジスタ１３ｏ〜
１３７の第３ビットがセレクタ１４。〜１４７ により
選択され、これが第０バイト情報として外部装置に送出
される。次のタイミングでシフトレジスタは１ビット歩
進し、第６図ｂの内容になる。このタィミンではＲＯＭ
１２からはＲＯＭ内アドレス１の内容（２７〜ぞ＝０，
０，０，０，０，１，０，０）が読み出される。これは
磁気バブルチップ（Ｎ０２）１１２ のマイナループが
不良ループであることを示しており、制御信号作成回路
１５により展開され、セレクタ１４ｏ，１４１，１４３
〜７では対応したシフトレジスタの第３ビットが選択さ
れるが、セレクタ１４２‐では第２ビットが選択される
。
以下同様にして、不良ル−プからの読み出し情報に対し
ては、ＲＯＭ１２の内容にもとづいてセレクタ１４によ
り読みとばし、順次正常ループからの読み出し情報を割
当てる。 Ｚ以上のように、従来の方式では不良
ループがある場合、単位情報（ここでは８ビット＝１バ
イト）を構成する各ビットが磁気バブルチップから読み
出されるタイミングが異なるため、予備マィナループ数
分のビット数を有するシフトレジスタＺを設けなければ
ならないなど、金物量が膨大になるという欠点があった
。更に、従来の方式では、不良ループ数が予備ループ数
より多いチップは使用することができず、歩蟹り低下要
因となっていた。
２本発明の目的は、上記の従来技術の欠点をなくし
、金物量も少なく構成が容易で、しかもチップ使用制限
を大幅に緩和し、チップ歩蟹りを向上させる不良ループ
選択制御方式を提供することにある。
２上記の目的を達成するため、本発
明は、磁気バブルメモリやＣＣＤのようなシフトレジス
タ状メモリの複数の情報ループからなるメモリ装置にお
いて、単位情報ビット数より多いメモリチップを設ける
とともに、各チップの同一ループ情報を同３ータィミン
グで読み出し又は書き込む手段、および正常ループか不
良ループかを記憶する読み出し専用メモリなどの付加メ
モリを有し、付加メモリ内の情報により正常ループを選
択することを特徴とするものである。更に、同一タイミ
ングで読み３書きされる正常ループ数が単位情報ビット
数に満たない場合は、付加メモリの内容により不良情報
と判定し、そのタイミングで読み出した情報は未使用と
し、書き込むべき情報に対しては一時特合せることを特
徴とする。 ４以下、実施例によ
り本発明の内容を詳細に説明する。第７図は本発明によ
るメモリチップの使用例及び各チップのマィナループの
正常、不良の状態を′示したものである。
ては、ＲＯＭ１２の内容にもとづいてセレクタ１４によ
り読みとばし、順次正常ループからの読み出し情報を割
当てる。 Ｚ以上のように、従来の方式では不良
ループがある場合、単位情報（ここでは８ビット＝１バ
イト）を構成する各ビットが磁気バブルチップから読み
出されるタイミングが異なるため、予備マィナループ数
分のビット数を有するシフトレジスタＺを設けなければ
ならないなど、金物量が膨大になるという欠点があった
。更に、従来の方式では、不良ループ数が予備ループ数
より多いチップは使用することができず、歩蟹り低下要
因となっていた。
２本発明の目的は、上記の従来技術の欠点をなくし
、金物量も少なく構成が容易で、しかもチップ使用制限
を大幅に緩和し、チップ歩蟹りを向上させる不良ループ
選択制御方式を提供することにある。
２上記の目的を達成するため、本発
明は、磁気バブルメモリやＣＣＤのようなシフトレジス
タ状メモリの複数の情報ループからなるメモリ装置にお
いて、単位情報ビット数より多いメモリチップを設ける
とともに、各チップの同一ループ情報を同３ータィミン
グで読み出し又は書き込む手段、および正常ループか不
良ループかを記憶する読み出し専用メモリなどの付加メ
モリを有し、付加メモリ内の情報により正常ループを選
択することを特徴とするものである。更に、同一タイミ
ングで読み３書きされる正常ループ数が単位情報ビット
数に満たない場合は、付加メモリの内容により不良情報
と判定し、そのタイミングで読み出した情報は未使用と
し、書き込むべき情報に対しては一時特合せることを特
徴とする。 ４以下、実施例によ
り本発明の内容を詳細に説明する。第７図は本発明によ
るメモリチップの使用例及び各チップのマィナループの
正常、不良の状態を′示したものである。
こ）でも先の従来例と同じく、単位情報は８ビット＝１
バイトとするが、従来例では磁気バブルチップ数は単位
情報ビット数に対応した８チップであったのに対し、本
発明の実施例では１０チップを用いる。すなわち、同一
タイミングで１０チップから情報が読み出され、又は書
き込まれるが、その１０チップに対応した１０ビットの
うち正常ループの８ビットを使用し、正常ループが８ビ
ットに満たない場合は該当１０ビットすべてを使用しな
い。この様子を第７図を用いて説明する。第７図におい
て、各チップのマィナループ番号＃０のものについては
１０チップ中すべて正常ループであり、この場合は磁気
バブルチップＮＯＯ〜Ｎ０７までのマィナループを第０
バイトとする。
バイトとするが、従来例では磁気バブルチップ数は単位
情報ビット数に対応した８チップであったのに対し、本
発明の実施例では１０チップを用いる。すなわち、同一
タイミングで１０チップから情報が読み出され、又は書
き込まれるが、その１０チップに対応した１０ビットの
うち正常ループの８ビットを使用し、正常ループが８ビ
ットに満たない場合は該当１０ビットすべてを使用しな
い。この様子を第７図を用いて説明する。第７図におい
て、各チップのマィナループ番号＃０のものについては
１０チップ中すべて正常ループであり、この場合は磁気
バブルチップＮＯＯ〜Ｎ０７までのマィナループを第０
バイトとする。
マィナループ番号＃１のものについては、磁気バブルチ
ップＮ０２のマイナループが不良であるので、磁気バブ
ルチップＮＯ〜ＮＯ１、Ｎ０３〜Ｎ０８のマィナループ
を第１バイトとする。マィナループ番号＃２のものにつ
いては、マィナループ番号＃０の場合と同様に、磁気バ
ブルチップＮＯＯ〜Ｎ０７までのマィナループを用いて
第２バイトとする。マィナルーブ番号＃３のものについ
ては、磁気バブルチップＮ０５〜Ｎ０７のマィナループ
が不良であり、正常ループは７本しか残らない。したが
って、このタイミングのマイナループはすべて使用しな
い。そして、マイナループ番号＃４で得られる磁気バブ
ルチップＮＯＯ〜Ｎ０２、Ｎ０５〜ＮＯ９までの８ビッ
トを第３バイトとする。本発明の具体的な金物構成と制
御法を第３図、第８図に示す。以下の説明では説明の簡
単化のため読み出し動作についてのみ述べるが、書き込
み動作についてもデータの方向が反対となる以外は大き
な差異はない。第３図で、２１ｉ＝（ｉ＝０〜９）は磁
気バブルチップＮＯｉ、２２は同一タイミングで読み書
きされる各マィナルーブ対応に正常ループか不良ル−プ
かを示すとともに、マイナループ群に対応して不良ルー
プ群であることを示す情報を格納する読み出し専用メモ
リ（ＲＯＭ）、２３ｉは正常ループを有する磁気バブル
チップを選択するためのセレクタ、２４はＲＯＭ２２の
情報によりセレクタ２３ｉの選択信号を作成し、さらに
不良ループ群を指定する信号を作成する制御信号作成回
路、２５は上記した不良ループ群を指定する不良バイト
表示信号である。セレクタ２３ｉにはチップ（Ｎ○ｉ）
２１ｉの出力情報線の外にチップ２１ｉ＋１，２１ｉ＋
２の出力情報線が入力される。ＲＯＭ２２には第８図に
示すデータが格納されており、ＲＯＭ内アドレスは第７
図のマィナループ番号に対応しているが、ＲＯＭビット
位置は従来方式とは異なり、第７図のチップ番号とは対
応しておらず、以下のような使い方がされる。同一マィ
ナループ番号の１０本のマイナループ中、不良ループが
ない場合は２７〜少をオール１とする。不良ループが１
ループある場合は不良チップ番号を夕〜グで示し、２７
〜亥はオール１とする。不良ループが２ループの場合は
それぞれの不良チップ番号を２７〜〆、夕〜そで示す。
不良ループが３ル−プ以上の場合は２７〜〆を１１１０
１１１０として不良バイトであることを表示する。さて
、各チップに回転磁界が加えられ、マィナループ番号＃
０の１０ビットが各磁気バブルチップ２１。
ップＮ０２のマイナループが不良であるので、磁気バブ
ルチップＮＯ〜ＮＯ１、Ｎ０３〜Ｎ０８のマィナループ
を第１バイトとする。マィナループ番号＃２のものにつ
いては、マィナループ番号＃０の場合と同様に、磁気バ
ブルチップＮＯＯ〜Ｎ０７までのマィナループを用いて
第２バイトとする。マィナルーブ番号＃３のものについ
ては、磁気バブルチップＮ０５〜Ｎ０７のマィナループ
が不良であり、正常ループは７本しか残らない。したが
って、このタイミングのマイナループはすべて使用しな
い。そして、マイナループ番号＃４で得られる磁気バブ
ルチップＮＯＯ〜Ｎ０２、Ｎ０５〜ＮＯ９までの８ビッ
トを第３バイトとする。本発明の具体的な金物構成と制
御法を第３図、第８図に示す。以下の説明では説明の簡
単化のため読み出し動作についてのみ述べるが、書き込
み動作についてもデータの方向が反対となる以外は大き
な差異はない。第３図で、２１ｉ＝（ｉ＝０〜９）は磁
気バブルチップＮＯｉ、２２は同一タイミングで読み書
きされる各マィナルーブ対応に正常ループか不良ル−プ
かを示すとともに、マイナループ群に対応して不良ルー
プ群であることを示す情報を格納する読み出し専用メモ
リ（ＲＯＭ）、２３ｉは正常ループを有する磁気バブル
チップを選択するためのセレクタ、２４はＲＯＭ２２の
情報によりセレクタ２３ｉの選択信号を作成し、さらに
不良ループ群を指定する信号を作成する制御信号作成回
路、２５は上記した不良ループ群を指定する不良バイト
表示信号である。セレクタ２３ｉにはチップ（Ｎ○ｉ）
２１ｉの出力情報線の外にチップ２１ｉ＋１，２１ｉ＋
２の出力情報線が入力される。ＲＯＭ２２には第８図に
示すデータが格納されており、ＲＯＭ内アドレスは第７
図のマィナループ番号に対応しているが、ＲＯＭビット
位置は従来方式とは異なり、第７図のチップ番号とは対
応しておらず、以下のような使い方がされる。同一マィ
ナループ番号の１０本のマイナループ中、不良ループが
ない場合は２７〜少をオール１とする。不良ループが１
ループある場合は不良チップ番号を夕〜グで示し、２７
〜亥はオール１とする。不良ループが２ループの場合は
それぞれの不良チップ番号を２７〜〆、夕〜そで示す。
不良ループが３ル−プ以上の場合は２７〜〆を１１１０
１１１０として不良バイトであることを表示する。さて
、各チップに回転磁界が加えられ、マィナループ番号＃
０の１０ビットが各磁気バブルチップ２１。
〜２１９から読み出されるものとする。この場合、同時
にＲＯＭ２２からはＲＯＭ内アドレス０の情報が読み出
される。この時の情報はすべて正常ループであることを
示すオール１であり、制御信号作成回路２４により各セ
レクタ２３ｊは３入力セレクトゲートのうちの上段ゲー
ト２３ｉｏを開き、ＮＯＯ〜Ｎ０７の磁気バブルチップ
２１。〜２１７ までの情報を第０バイトとする。次に
マィナルーブ番号＃１が読み出される。
にＲＯＭ２２からはＲＯＭ内アドレス０の情報が読み出
される。この時の情報はすべて正常ループであることを
示すオール１であり、制御信号作成回路２４により各セ
レクタ２３ｊは３入力セレクトゲートのうちの上段ゲー
ト２３ｉｏを開き、ＮＯＯ〜Ｎ０７の磁気バブルチップ
２１。〜２１７ までの情報を第０バイトとする。次に
マィナルーブ番号＃１が読み出される。
この場合、ＲＯＭ２２からはＲＯＭ内アドレス１の情報
が読み出され、２３〜２０は不良チップ番号＃Ｎ０２を
示す００１０，２７ 〜２４ はそれ以上、欠陥がない
ことを示すオール１であり、制御信号作成回路１５によ
り、セレクタ２３ｏ，２３・では３入力ゲートのうちの
上段ゲート２３ｏｏ，２３，ｏ、セレクタ２３２〜２３
７では３入力ゲートのうちの中段ゲート２３２，〜２３
７，を選択し、ＮＯ０，ＮＯ１，Ｎ０３〜Ｎ０８の磁気
バブルチップ２２ｏ，２２１，２２３ 〜２２８ まで
の情報を第１バイトとする。次のマィナループ番号＃２
に関しては、マィナループ番号＃０の場合と同様に、Ｎ
○ｏ〜Ｎ０７の磁気バブルチップ２１。〜２１７ まで
の情報を第３バイトとする。次のマィナループ番号＃３
の場合はＲＯＭ内アドレス３から２７〜２ｏが不良バイ
トを示す１１１０１１１０の情報が読み出され、制御信
号作成回路２４で各セレク夕２３ｉのすべてのゲートを
閉じるとともに不良バイト表示信号２５を送出し、外部
に対し該当タイミングでの信号の無効を表示する。そし
て、次のタイミングで読み出されるマィナループ番号＃
４から構成される８ビットの情報を第３バイトとする。
以下同様である。以上説明した如く、本発明によれば、
従来方式のような１バイトを構成する各ビット間でのタ
イミングずれがなくなるばかりでなく、シフトレジスタ
が不用となり、大幅な金物削減を図ることができる。
が読み出され、２３〜２０は不良チップ番号＃Ｎ０２を
示す００１０，２７ 〜２４ はそれ以上、欠陥がない
ことを示すオール１であり、制御信号作成回路１５によ
り、セレクタ２３ｏ，２３・では３入力ゲートのうちの
上段ゲート２３ｏｏ，２３，ｏ、セレクタ２３２〜２３
７では３入力ゲートのうちの中段ゲート２３２，〜２３
７，を選択し、ＮＯ０，ＮＯ１，Ｎ０３〜Ｎ０８の磁気
バブルチップ２２ｏ，２２１，２２３ 〜２２８ まで
の情報を第１バイトとする。次のマィナループ番号＃２
に関しては、マィナループ番号＃０の場合と同様に、Ｎ
○ｏ〜Ｎ０７の磁気バブルチップ２１。〜２１７ まで
の情報を第３バイトとする。次のマィナループ番号＃３
の場合はＲＯＭ内アドレス３から２７〜２ｏが不良バイ
トを示す１１１０１１１０の情報が読み出され、制御信
号作成回路２４で各セレク夕２３ｉのすべてのゲートを
閉じるとともに不良バイト表示信号２５を送出し、外部
に対し該当タイミングでの信号の無効を表示する。そし
て、次のタイミングで読み出されるマィナループ番号＃
４から構成される８ビットの情報を第３バイトとする。
以下同様である。以上説明した如く、本発明によれば、
従来方式のような１バイトを構成する各ビット間でのタ
イミングずれがなくなるばかりでなく、シフトレジスタ
が不用となり、大幅な金物削減を図ることができる。
更に、従来方式では〜１チップ中に不良マイナループを
所定本数以上含むチップは全く使用できなかったが、本
発明方式を用いれば、例えば５本の不良マイナループを
もつチップを１０チップ用いて１バイトを構成した場合
でも、９９．８６％のチップは使用できることになり、
したがって、予備のために２チップ増やした分を補って
余りある効果となり、総合的にみて経済性が非常に向上
する。
所定本数以上含むチップは全く使用できなかったが、本
発明方式を用いれば、例えば５本の不良マイナループを
もつチップを１０チップ用いて１バイトを構成した場合
でも、９９．８６％のチップは使用できることになり、
したがって、予備のために２チップ増やした分を補って
余りある効果となり、総合的にみて経済性が非常に向上
する。
【図面の簡単な説明】
第１図は磁気バブルメモリ装置のメモリユニット部、第
２図は磁気バブルメモリ装置の従来の制御方式を示すブ
ロック図、第３図は本発明による制御方式の一実施例を
示すブロック図、第４図は磁気バブルメモリ装置の不良
ループの従釆の選択方法を示す概念図、第５図は第４図
の不良ループの選択方法で用いられるＲＯＭの内容を示
す図、第６図は従来の不良ループの選択方法を適用した
場合のシフトレジスタの内容を示す図、第７図は本発明
を適用した場合の磁気バブルメモリ装置の不良ループの
選択方法を示す概念図、第８図は第７図の本発明の不良
ループの選択方法で用いられるＲＯＭの内容を示す図で
ある。 ２１。 〜２１９・・・磁気バブルチップ、２２・・・読み出し
専用メモリ、２３。 〜２３７・・・セレクタ、２４・
・・制御信号作成回路、２５・・・不良バイト表示信号
。ガ １ 区Ｑ オ２図 才３図 才４図 カタ図， 矛る図 才７図 汁８図
２図は磁気バブルメモリ装置の従来の制御方式を示すブ
ロック図、第３図は本発明による制御方式の一実施例を
示すブロック図、第４図は磁気バブルメモリ装置の不良
ループの従釆の選択方法を示す概念図、第５図は第４図
の不良ループの選択方法で用いられるＲＯＭの内容を示
す図、第６図は従来の不良ループの選択方法を適用した
場合のシフトレジスタの内容を示す図、第７図は本発明
を適用した場合の磁気バブルメモリ装置の不良ループの
選択方法を示す概念図、第８図は第７図の本発明の不良
ループの選択方法で用いられるＲＯＭの内容を示す図で
ある。 ２１。 〜２１９・・・磁気バブルチップ、２２・・・読み出し
専用メモリ、２３。 〜２３７・・・セレクタ、２４・
・・制御信号作成回路、２５・・・不良バイト表示信号
。ガ １ 区Ｑ オ２図 才３図 才４図 カタ図， 矛る図 才７図 汁８図
Claims (1)
- 【特許請求の範囲】 １ 各々シフトレジスタ状メモリの複数の情報ループを
含む複数個のメモリチツプを有し、それらメモリチツプ
の各１つの情報ループを指定し、指定された情報ループ
群に対し特定ビツト数からなる単位情報のビツト群の読
み出しまたは書き込みを行なうメモリ制御装置において
、前記特定ビツト数よりも多い数のメモリチツプと対応
して、指定される前記メモリチツプの各１つの情報ルー
プからなる情報ループ群の不良情報ループの位置を示す
情報を格納する付加メモリと、該付加メモリ内の情報に
基いて、対応して指定される前記情報ループ群から不良
情報ループを除く情報ループを前記特定ビツト数に等し
い数だけ選び、該特定数の情報ループに対し単位情報と
なるビツト群の読み出しまたは書き込みを行なう制御手
段とを設けたことを特徴とするメモリ制御方式。 ２ 前記付加メモリに、前記対応して指定される情報ル
ープ群単位に不良情報ループ群であるか否かを示す情報
を格納し、該付加メモリ内の情報により該当不良情報ル
ープ群を未使用とすることを特徴とする特許請求の範囲
第１項記載のメモリ制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52044446A JPS601719B2 (ja) | 1977-04-20 | 1977-04-20 | メモリ制御方式 |
| SE7804449A SE434686B (sv) | 1977-04-20 | 1978-04-19 | Minnesstyranordning |
| DE2817134A DE2817134C2 (de) | 1977-04-20 | 1978-04-19 | Speichersteuersystem |
| US05/897,692 US4233669A (en) | 1977-04-20 | 1978-04-19 | Redundant bubble memory control system |
| BE186973A BE866205A (fr) | 1977-04-20 | 1978-04-20 | Systeme de commende de memoire |
| GB15720/78A GB1595410A (en) | 1977-04-20 | 1978-04-20 | Memory control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52044446A JPS601719B2 (ja) | 1977-04-20 | 1977-04-20 | メモリ制御方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205303A Division JPS6049997B2 (ja) | 1981-12-21 | 1981-12-21 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53129926A JPS53129926A (en) | 1978-11-13 |
| JPS601719B2 true JPS601719B2 (ja) | 1985-01-17 |
Family
ID=12691707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52044446A Expired JPS601719B2 (ja) | 1977-04-20 | 1977-04-20 | メモリ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS601719B2 (ja) |
| BE (1) | BE866205A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111813619A (zh) * | 2020-06-10 | 2020-10-23 | 珠海欧比特宇航科技股份有限公司 | 一种大容量存储器加载切换装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48105424U (ja) * | 1972-03-15 | 1973-12-07 | ||
| JPS49129449A (ja) * | 1973-04-09 | 1974-12-11 |
-
1977
- 1977-04-20 JP JP52044446A patent/JPS601719B2/ja not_active Expired
-
1978
- 1978-04-20 BE BE186973A patent/BE866205A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| BE866205A (fr) | 1978-08-14 |
| JPS53129926A (en) | 1978-11-13 |
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