JPS59208655A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59208655A JPS59208655A JP58083663A JP8366383A JPS59208655A JP S59208655 A JPS59208655 A JP S59208655A JP 58083663 A JP58083663 A JP 58083663A JP 8366383 A JP8366383 A JP 8366383A JP S59208655 A JPS59208655 A JP S59208655A
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- JP
- Japan
- Prior art keywords
- shift
- data
- data memory
- register
- circuit
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シフトパスにより初期設定情報や診断情報な
どの書込みを行う形式の情報処理装置に関する。
どの書込みを行う形式の情報処理装置に関する。
（従来技術）
従来からこの種の情報処理装置においては、シフトパス
により初期設定情報や診断情報の書込みを行う複数の論
理装置に対して同一の情報をそれぞれ個別に設定してい
た。このため、システムダウン時の再立上げ処理などに
非常に長時間を要するととＫあり、平均修復時間が長く
なってしまうという欠点があった。
により初期設定情報や診断情報の書込みを行う複数の論
理装置に対して同一の情報をそれぞれ個別に設定してい
た。このため、システムダウン時の再立上げ処理などに
非常に長時間を要するととＫあり、平均修復時間が長く
なってしまうという欠点があった。
（発明の目的）
本発明の目的は、シフトパスを使用して初期設定情報や
診断情報などの書込みを行う複数の論理装置に対して、
同一のシフトデータを同時にシフトインできるようにシ
フト動作を制御することによって、上記欠点を解決し、
システムダウン時の再立上げ処理を早急に実施して、平
均修復時間を短縮した情報処理装置を提供することにあ
る。
診断情報などの書込みを行う複数の論理装置に対して、
同一のシフトデータを同時にシフトインできるようにシ
フト動作を制御することによって、上記欠点を解決し、
システムダウン時の再立上げ処理を早急に実施して、平
均修復時間を短縮した情報処理装置を提供することにあ
る。
（発明の構成）
本発明による情報処理装置は、データ処理を行う複数の
論理装置に対してシフトバスによシ初期設定情報や診断
情報などの書込みを行うことができる形式のものであっ
て、シフトデータメモリと。
論理装置に対してシフトバスによシ初期設定情報や診断
情報などの書込みを行うことができる形式のものであっ
て、シフトデータメモリと。
アドレスレジスタと、シフトバス回路と、装置選択回路
と、シフト制御回路とを具備したものである。
と、シフト制御回路とを具備したものである。
シフトデータメモリは、シフトデータを格納するための
ものであり、アドレスレジスタはシフトデータメモリの
アドレスを指示するためのものである。シフトパス回路
は、シフトデータメモリの内容を複数の論理装置にシフ
トインするためのものである。装置選択回路は複数の論
理装置のうちの一つあるいは複数の論理装置に接続され
たシフトパス回路を選択するためのものである。
ものであり、アドレスレジスタはシフトデータメモリの
アドレスを指示するためのものである。シフトパス回路
は、シフトデータメモリの内容を複数の論理装置にシフ
トインするためのものである。装置選択回路は複数の論
理装置のうちの一つあるいは複数の論理装置に接続され
たシフトパス回路を選択するためのものである。
シフト制御回路は、装置選択回路により選択された一つ
あるいは複数の論理装置に対してシフトパス回路を有効
化してシフトデータメモリの内容をシフトインできるよ
うにシフト動作を制御するためのものである。
あるいは複数の論理装置に対してシフトパス回路を有効
化してシフトデータメモリの内容をシフトインできるよ
うにシフト動作を制御するためのものである。
（実施例）
次に本発明について図面を参照して詳細に説明する。
本発明による情報処理装置の主要部分の動作例を説明す
るための第１図において、レジスタ３００は初期設定情
報の書込みを行う必要のあるレジスタであり、その内容
ＵＬＳＩによって構成されたパッケージＡにおけるシフ
トデータの■部および０部と、ＬＳＩによって構成され
たパッケージＢにおけるシフトデータ０部とよシ構成さ
れているものと仮定する。ここで、パッケージＡとパッ
ケージＢとのシフトデータがシフトデータメモリ１にシ
フトアウト（Ｓｏ）された時１１−１．．シフトアウト
データメモリ上の■部、■部、■部にそれぞれ所望する
データがセットされ、シフトアウトメモリ上のデータが
パッケージＡとパッケージＢとにシフトインされる。こ
れ、にょって、レジスタ３００へのデータの書込みが行
われるわけである。
るための第１図において、レジスタ３００は初期設定情
報の書込みを行う必要のあるレジスタであり、その内容
ＵＬＳＩによって構成されたパッケージＡにおけるシフ
トデータの■部および０部と、ＬＳＩによって構成され
たパッケージＢにおけるシフトデータ０部とよシ構成さ
れているものと仮定する。ここで、パッケージＡとパッ
ケージＢとのシフトデータがシフトデータメモリ１にシ
フトアウト（Ｓｏ）された時１１−１．．シフトアウト
データメモリ上の■部、■部、■部にそれぞれ所望する
データがセットされ、シフトアウトメモリ上のデータが
パッケージＡとパッケージＢとにシフトインされる。こ
れ、にょって、レジスタ３００へのデータの書込みが行
われるわけである。
次に本発明による情報処理装置の一実施例を第２図に示
す。第２図において、情報処理装置にシフトデータを格
納するためのシフトデータメモリ１と、シフトデータに
含まれた編集データを格納するための編集用データメモ
リ２と、シフトデータメモリ１と編集用データメモリ２
とのそれぞれの格納番地を指示するためのシフトアドレ
スレジスタ５と、シフトデータメモリ１の書込みデータ
と編集用データメモリ２の書込みデータとをパイタメモ
リ２の読出しデータとをビットシリアル形式からバイト
パラレル形式に変換するためのシフトしジスタ４と、シ
フトレジスタ４のシフト回数をカウントするだめのシフ
トカウンタ６と、シフトレジスタ４への書込みデータ・
庇・選択するだめの第１の選択回路７と、パッケージＡ
、Ｂを含む同一構成の論理装置１００ 、２００ ト、
パッケージＡｊＢの双方からのシフトカウンタ〜りか、
あるいはシフトレジスタ４からの出力デ〜りかを選択す
るための第２の選択回路８と、シフトデータメモリ１か
ら論理装置１００，２００に対してシフトパス回路１０
を使用して、同時に同一のデータをシフトインするため
の装置選択回路９と、シフト動作を制御するためのシフ
ト制御回路３とを具備して構成したものである。
す。第２図において、情報処理装置にシフトデータを格
納するためのシフトデータメモリ１と、シフトデータに
含まれた編集データを格納するための編集用データメモ
リ２と、シフトデータメモリ１と編集用データメモリ２
とのそれぞれの格納番地を指示するためのシフトアドレ
スレジスタ５と、シフトデータメモリ１の書込みデータ
と編集用データメモリ２の書込みデータとをパイタメモ
リ２の読出しデータとをビットシリアル形式からバイト
パラレル形式に変換するためのシフトしジスタ４と、シ
フトレジスタ４のシフト回数をカウントするだめのシフ
トカウンタ６と、シフトレジスタ４への書込みデータ・
庇・選択するだめの第１の選択回路７と、パッケージＡ
、Ｂを含む同一構成の論理装置１００ 、２００ ト、
パッケージＡｊＢの双方からのシフトカウンタ〜りか、
あるいはシフトレジスタ４からの出力デ〜りかを選択す
るための第２の選択回路８と、シフトデータメモリ１か
ら論理装置１００，２００に対してシフトパス回路１０
を使用して、同時に同一のデータをシフトインするため
の装置選択回路９と、シフト動作を制御するためのシフ
ト制御回路３とを具備して構成したものである。
レジスタ３００の内容の■、■、■はそれぞれａビット
、ｂビット、Ｃビットのフリップフロップから成立ち、
シフトデータメモリ１上でそれぞれｍ、ｎ、ｔのアドレ
スを有するものとする。
、ｂビット、Ｃビットのフリップフロップから成立ち、
シフトデータメモリ１上でそれぞれｍ、ｎ、ｔのアドレ
スを有するものとする。
編集に際して、編集用データメモリ２からシフトデータ
メモリ１へのデータの転送に、ファームウェアの制御の
もとで行われる。レジスタ３００に初期設定データを設
定する時には、ファームウェアによりパッケージＡとパ
ッケージＢとの内容が第２の選択回路８からシフトデー
タメモリ１ヘシフトパスを介して格納される。次にレジ
スタ３００に設定された内容■、■、■が第１の選択回
路７を介して、シフトレジスタ４に格納サ−れる。
メモリ１へのデータの転送に、ファームウェアの制御の
もとで行われる。レジスタ３００に初期設定データを設
定する時には、ファームウェアによりパッケージＡとパ
ッケージＢとの内容が第２の選択回路８からシフトデー
タメモリ１ヘシフトパスを介して格納される。次にレジ
スタ３００に設定された内容■、■、■が第１の選択回
路７を介して、シフトレジスタ４に格納サ−れる。
そこで、シ・フトカウンタ６１Ｃ（ａ＋ ｂ＋ ｃ ）
が士ツトされ、シフトアドレスレジスタ５にＯがセット
され、シフトアジドレジスタ４から編集用データメモリ
２への転送がシフト制御回路３に対して起動される。シ
フト制御回路３では、シフトレジスタ４の内容をバイト
パラレル形式からビットシリアル形式に変換し、編集用
データメモリ２に対してシフトアドレスレジスタ４によ
シ指示されたアドレスにしたがって１ビツトつ゛つ転送
する。１ビツトを転送するごとにシフトアドレスレジス
タ５の内容は１つ°つ増分して更新されるが、これと共
にシフトカウンタ６の内容がＯになるまでシフトカウン
タ６の内容は１つ°つ減分される。この場合、レジスタ
３００に対して初期設定するためのデータは、編集用デ
ータメモリ２に格納することができる。次にファームウ
ェアによってシフトデータメモリ１上に編集用データメ
モリ２からのデータが格納される。まず、■部のデータ
が編集用データメモリ２からシフトレジスタ４に転送さ
れる。そこで、シフトアドレスレジスタ５に０がセット
され、シフトカウンタ６にａがセットされてシフト制御
回路３に編集用データメモリ２からシフトレジスタ４へ
の転送命令が送出される。シフト制御回路３は、編集用
データメモリ２の内容をシフトアドレスレジスタ５によ
って指示されたアドレスから送出し、１ビツトつ°つビ
ットシリアル形式からバイトパラレル形式に変換してシ
フトレジスタ４に格納する。このとき、１ビツトを転送
するごとにシフトアドレスレジスタ５の内容は１つ°つ
増分して更新され、シフトカウンタ６の内容が０になる
までシフトカウンタ６の内容は１づつ減分して更新され
る。この動作が完了した後、シフトレジスタ３００には
０部のデータが格納される。次にシフトレジスタ４から
シフトデータメモリ１へ■部のデータを転送するため、
ファームウェアによシフトアドレスレジスタ５にｍがセ
ットされ、シフトカウンタ６にａがセットされ、シフト
制御回路３に対してシフトレジスタ４からシフトデータ
メモリ１への転送命令が送出される。
が士ツトされ、シフトアドレスレジスタ５にＯがセット
され、シフトアジドレジスタ４から編集用データメモリ
２への転送がシフト制御回路３に対して起動される。シ
フト制御回路３では、シフトレジスタ４の内容をバイト
パラレル形式からビットシリアル形式に変換し、編集用
データメモリ２に対してシフトアドレスレジスタ４によ
シ指示されたアドレスにしたがって１ビツトつ゛つ転送
する。１ビツトを転送するごとにシフトアドレスレジス
タ５の内容は１つ°つ増分して更新されるが、これと共
にシフトカウンタ６の内容がＯになるまでシフトカウン
タ６の内容は１つ°つ減分される。この場合、レジスタ
３００に対して初期設定するためのデータは、編集用デ
ータメモリ２に格納することができる。次にファームウ
ェアによってシフトデータメモリ１上に編集用データメ
モリ２からのデータが格納される。まず、■部のデータ
が編集用データメモリ２からシフトレジスタ４に転送さ
れる。そこで、シフトアドレスレジスタ５に０がセット
され、シフトカウンタ６にａがセットされてシフト制御
回路３に編集用データメモリ２からシフトレジスタ４へ
の転送命令が送出される。シフト制御回路３は、編集用
データメモリ２の内容をシフトアドレスレジスタ５によ
って指示されたアドレスから送出し、１ビツトつ°つビ
ットシリアル形式からバイトパラレル形式に変換してシ
フトレジスタ４に格納する。このとき、１ビツトを転送
するごとにシフトアドレスレジスタ５の内容は１つ°つ
増分して更新され、シフトカウンタ６の内容が０になる
までシフトカウンタ６の内容は１づつ減分して更新され
る。この動作が完了した後、シフトレジスタ３００には
０部のデータが格納される。次にシフトレジスタ４から
シフトデータメモリ１へ■部のデータを転送するため、
ファームウェアによシフトアドレスレジスタ５にｍがセ
ットされ、シフトカウンタ６にａがセットされ、シフト
制御回路３に対してシフトレジスタ４からシフトデータ
メモリ１への転送命令が送出される。
シフト制御回路３は、シフトレジスタ４の内容を１ビツ
トつつバイトパラレル形式からピットシリアル形式Ｋｉ
換し、シフトアドレスレジスタ５によシ指示されたアド
レスにしたがって、シフトデータメモリ１へ１ピツトゲ
つ転送する。このとき、１ビツトを転送するごとにシフ
トアドレスレジスタ５の内容が１だけ増分して更新され
、シフトカウンタ６の内容が１だけ減少して更新され、
シフトカウンタ６の内容が０になるまで転送は続行され
る。これにより、シフトレジスタ４の０部のデータがシ
フトデータメモリ１の所望する位置に格納されたことに
なる。次に、同様の手順により、編集用データメモリ２
の０部と０部とのデータがシフトデータメモリ１の所望
する位置に格納される。これにより、レジスタ３００に
初期設定すべきデータ■、■、■が、シフトデータメモ
リ１上のパッケージＡ、Ｈにおいて、シフトデータ上の
所望する位置に格納されたことになる。
トつつバイトパラレル形式からピットシリアル形式Ｋｉ
換し、シフトアドレスレジスタ５によシ指示されたアド
レスにしたがって、シフトデータメモリ１へ１ピツトゲ
つ転送する。このとき、１ビツトを転送するごとにシフ
トアドレスレジスタ５の内容が１だけ増分して更新され
、シフトカウンタ６の内容が１だけ減少して更新され、
シフトカウンタ６の内容が０になるまで転送は続行され
る。これにより、シフトレジスタ４の０部のデータがシ
フトデータメモリ１の所望する位置に格納されたことに
なる。次に、同様の手順により、編集用データメモリ２
の０部と０部とのデータがシフトデータメモリ１の所望
する位置に格納される。これにより、レジスタ３００に
初期設定すべきデータ■、■、■が、シフトデータメモ
リ１上のパッケージＡ、Ｈにおいて、シフトデータ上の
所望する位置に格納されたことになる。
最後に、ファームウェアによシそれぞれ論理装置１００
，２００の双方に存在するパッケージＡＢに対してシフ
トデータメモリ１からシフトパスを介してシフト制御回
路３ヘデータをシフトインするように指示が出される。
，２００の双方に存在するパッケージＡＢに対してシフ
トデータメモリ１からシフトパスを介してシフト制御回
路３ヘデータをシフトインするように指示が出される。
シフト制御回路３け信号線３０上の装置選択信号により
、論理装置１００．２００の双方に対して同時にシフト
データを送出するように装置選択回路９を制御し、シフ
トパス回路１０を使用して同時に同一のデータをシフト
インする。これにより、論理装置１００゜２００に対し
て同時にレジスタ３００が初期設定される。
、論理装置１００．２００の双方に対して同時にシフト
データを送出するように装置選択回路９を制御し、シフ
トパス回路１０を使用して同時に同一のデータをシフト
インする。これにより、論理装置１００゜２００に対し
て同時にレジスタ３００が初期設定される。
（発明の効果）
本発明には以上説明したように、複数の論理装置に対し
て同時に同一のデータをシフトインできるようにシフト
動作を制御することにより、複数の論理装置に対してシ
フトパスを使用して初期設定する必要のある場合には、
システムの立上げ時間を短縮することができ、システム
ダウン時の再立上げ処理を早〈実施して平均修復時間を
短縮できるという効果がある。
て同時に同一のデータをシフトインできるようにシフト
動作を制御することにより、複数の論理装置に対してシ
フトパスを使用して初期設定する必要のある場合には、
システムの立上げ時間を短縮することができ、システム
ダウン時の再立上げ処理を早〈実施して平均修復時間を
短縮できるという効果がある。
第１図は、本発明による情報処理装置の主要部分の動作
例を説明する図である。 第２図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 １・・・シフトデータメモリ ２−・・編集用データメモリ ３・Φ・シフト制御回路 ４・・・シフトレジスタ ５・―・シフトアドレスレジスタ ６・・・シフトカウンタ ７．８・・・選択回路 ９・・・装置選択回路 １０・・・シフトパス回路 １００．２００・＠嗜論理装置 ３００・・・レジスタ ３０・・・装置選択信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
例を説明する図である。 第２図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 １・・・シフトデータメモリ ２−・・編集用データメモリ ３・Φ・シフト制御回路 ４・・・シフトレジスタ ５・―・シフトアドレスレジスタ ６・・・シフトカウンタ ７．８・・・選択回路 ９・・・装置選択回路 １０・・・シフトパス回路 １００．２００・＠嗜論理装置 ３００・・・レジスタ ３０・・・装置選択信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽
Claims (1)
- データ処理を行う複数の論理装置に対してシフトパスに
よシ初期設定情報や診断情報などの書込みを行うことが
できるように構成した情報処理装置において、シフトデ
ータを格納するためのシフトデータメモリと、前記シフ
トデータメモリのアドレスを指示するためのアドレスレ
ジスタと、前記シフトデータメモリの内容を前記複数の
論理装置にシフトインするためのシフトパス回路と、前
記複数の論理装置のうちで一つあるいは複数の論理装置
に接続されたシフトパス回路を選択するための装置選択
回路と、前記装置選択回路によシ選択された一つあるい
は複数の論理装置に対応して前記シフトパス回路を有効
化して前記シフトデータメモリの内容をシフトインでき
るようにシフト動作を制御するためのシフト制御回路と
を具備して構成したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083663A JPS59208655A (ja) | 1983-05-13 | 1983-05-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083663A JPS59208655A (ja) | 1983-05-13 | 1983-05-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208655A true JPS59208655A (ja) | 1984-11-27 |
| JPS6313221B2 JPS6313221B2 (ja) | 1988-03-24 |
Family
ID=13808692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083663A Granted JPS59208655A (ja) | 1983-05-13 | 1983-05-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208655A (ja) |
-
1983
- 1983-05-13 JP JP58083663A patent/JPS59208655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313221B2 (ja) | 1988-03-24 |
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