JPS60176152A - プリフイクス域アクセス制御方式 - Google Patents
プリフイクス域アクセス制御方式Info
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- JPS60176152A JPS60176152A JP3302384A JP3302384A JPS60176152A JP S60176152 A JPS60176152 A JP S60176152A JP 3302384 A JP3302384 A JP 3302384A JP 3302384 A JP3302384 A JP 3302384A JP S60176152 A JPS60176152 A JP S60176152A
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- Japan
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- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F12/02—Addressing or allocation; Relocation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理装置において中央処理装置（ＣＰ
Ｕ）ごとに主記憶上に確保されるプリフィクス域のア
クセス制御方式に関し、特にプリフィクス域アクセスの
ための高速アドレス変換方式〔技術の背景〕 一般にデータ処理装置では、ＣＰＵの割り込み制御など
のための動作上必要とする情報を格納するために、主記
憶上に一定の大きさく通常４キロバイト）の領域が確保
されている。この領域はプリフィクス域と呼ばれ、たと
えば、割り込み種別ごとの新、旧ｐｓｗＬ Ｃ３Ｗ、Ｃ
ＡＷ、割り込みコードなどを保持するために使用される
。
Ｕ）ごとに主記憶上に確保されるプリフィクス域のア
クセス制御方式に関し、特にプリフィクス域アクセスの
ための高速アドレス変換方式〔技術の背景〕 一般にデータ処理装置では、ＣＰＵの割り込み制御など
のための動作上必要とする情報を格納するために、主記
憶上に一定の大きさく通常４キロバイト）の領域が確保
されている。この領域はプリフィクス域と呼ばれ、たと
えば、割り込み種別ごとの新、旧ｐｓｗＬ Ｃ３Ｗ、Ｃ
ＡＷ、割り込みコードなどを保持するために使用される
。
簡単に説明すると、データ処理装置が単一プロセッサシ
ステムの場合には、主記憶上の０乃至４０９５番地がプ
リフィクス域として固定的に割当られる。しかしマルチ
プロセッサシステムの場合には、各ＣＰＵにとってのプ
リフィクス域はいずれも同じ０乃至４０９５番地である
ため、従来は主記憶上に各ＣＰＵのプリフィクス域を重
複なしに配置し、他方各ＣＰＵごとにプリフィクス変換
用の先頭アドレスを保持するプリフィクスレジスタを設
けて解決を図っている。
ステムの場合には、主記憶上の０乃至４０９５番地がプ
リフィクス域として固定的に割当られる。しかしマルチ
プロセッサシステムの場合には、各ＣＰＵにとってのプ
リフィクス域はいずれも同じ０乃至４０９５番地である
ため、従来は主記憶上に各ＣＰＵのプリフィクス域を重
複なしに配置し、他方各ＣＰＵごとにプリフィクス変換
用の先頭アドレスを保持するプリフィクスレジスタを設
けて解決を図っている。
第１図は、プリフィクス変換の原理説明図であり、２プ
ロセツサシステムにおけるＣＰＵ−ＡとＣＰＵ−Ｂのプ
リフィクス域Ａ、Ｈの主記憶割り付は例を示したもので
ある。プリフィクス域Ａは０番地から４０９５番地まで
あり、プリフィクス域Ｂは４０９６番地から８１９１番
地までである。
ロセツサシステムにおけるＣＰＵ−ＡとＣＰＵ−Ｂのプ
リフィクス域Ａ、Ｈの主記憶割り付は例を示したもので
ある。プリフィクス域Ａは０番地から４０９５番地まで
あり、プリフィクス域Ｂは４０９６番地から８１９１番
地までである。
ＰＸＲ−Ａ、ＰＸＲ−ＢはそれぞれＣＰＵ−ＡおよびＣ
ＰＵ−Ｂのプリフィクスレジスタであり、その内容０．
４０９６が、それぞれＣＰＬＪ−Ａ。
ＰＵ−Ｂのプリフィクスレジスタであり、その内容０．
４０９６が、それぞれＣＰＬＪ−Ａ。
ＣＰＵ−Ｂからプリフィクス域アドレスとして発生され
る実効アドレスにプリフィクス変換回路で加算され、主
記憶を実際にアクセスする絶対アドレスとなる。この場
合、ＣＰＵ−Ａの実効アドレスは変更されない、が、Ｃ
ＰＵ−Ｂのプリフィクス域の実効アドレスである０乃至
４０９５番地は４０９６乃至８１９１番地の絶対アドレ
スに変換され、またその反対に４０９６乃至８１９１番
地の実効アドレスは０乃至４０９５番地の絶対アドレス
に変換される。
る実効アドレスにプリフィクス変換回路で加算され、主
記憶を実際にアクセスする絶対アドレスとなる。この場
合、ＣＰＵ−Ａの実効アドレスは変更されない、が、Ｃ
ＰＵ−Ｂのプリフィクス域の実効アドレスである０乃至
４０９５番地は４０９６乃至８１９１番地の絶対アドレ
スに変換され、またその反対に４０９６乃至８１９１番
地の実効アドレスは０乃至４０９５番地の絶対アドレス
に変換される。
ところで、通常ＣＰＵ内に設けられるバッファメモリ（
図示せず）をロジック付きＲＡＭで構成する場合に、ア
ドレスレジスタをロジック付きＲＡＭの中に持たないと
アドレス動作からリードデータ動作までのタイミングの
スキューが大となり、マシンサイクルを増大させる原因
となる。他方、アドレスレジスタをロジック付きＲＡＭ
の中に持つと、従来はアドレスレジスタの後にプリフィ
クス変換回路を置いていたため、ロジック付きＲＡＭで
もアドレスレジスタの後にプリフィクス変換回路を置い
てこれら全部を集積化することになり、集積度の点で必
ずしも容易でない。 そこで従来は、アドレスレジスタ
からプリフィクス変換回路を介してそのままＲＡＭをア
クセスせずに、アドレスレジスタのアドレスを一旦集積
回路外に取り出してプリフィクス変換回路でアドレス変
換し、その変換されたアドレスを再度アドレスレジスタ
に戻してからアクセスする方式がとられている。
図示せず）をロジック付きＲＡＭで構成する場合に、ア
ドレスレジスタをロジック付きＲＡＭの中に持たないと
アドレス動作からリードデータ動作までのタイミングの
スキューが大となり、マシンサイクルを増大させる原因
となる。他方、アドレスレジスタをロジック付きＲＡＭ
の中に持つと、従来はアドレスレジスタの後にプリフィ
クス変換回路を置いていたため、ロジック付きＲＡＭで
もアドレスレジスタの後にプリフィクス変換回路を置い
てこれら全部を集積化することになり、集積度の点で必
ずしも容易でない。 そこで従来は、アドレスレジスタ
からプリフィクス変換回路を介してそのままＲＡＭをア
クセスせずに、アドレスレジスタのアドレスを一旦集積
回路外に取り出してプリフィクス変換回路でアドレス変
換し、その変換されたアドレスを再度アドレスレジスタ
に戻してからアクセスする方式がとられている。
よってやはり速度は制限される。
第２図はその１例をブロック図で示したものであり、１
はペースレジスタＢＲ，２はインデクスレジスタＸＲ，
３はディスプレイスメントレジスタＤＲ１４はオペラン
ドアドレス加算器で構成される実効アドレス発生器ＥＡ
Ｇ、５は実効アドレスレジスタＥＡＲ，６はプリフィク
スレジスタＰＸＲ（Ａ） 、７はプリフィクスレジスタ
ＰＸＲ（Ｂ）、８はセレクタＳＥＬ、９はプリフィクス
域アドレス検出回路、１０は一致回路ＭＡＴＣＨ。
はペースレジスタＢＲ，２はインデクスレジスタＸＲ，
３はディスプレイスメントレジスタＤＲ１４はオペラン
ドアドレス加算器で構成される実効アドレス発生器ＥＡ
Ｇ、５は実効アドレスレジスタＥＡＲ，６はプリフィク
スレジスタＰＸＲ（Ａ） 、７はプリフィクスレジスタ
ＰＸＲ（Ｂ）、８はセレクタＳＥＬ、９はプリフィクス
域アドレス検出回路、１０は一致回路ＭＡＴＣＨ。
１１は第１アドレスレジスタＡＲｔ、１２は第２アドレ
スレジスタＡＲＩＩ、１３はバッファメモリＢＳ、１４
はオペランドワードレジスタｏＷＲである。この中で、
６乃至１２の要素がプリフィクス変換回路を構成してい
る。
スレジスタＡＲＩＩ、１３はバッファメモリＢＳ、１４
はオペランドワードレジスタｏＷＲである。この中で、
６乃至１２の要素がプリフィクス変換回路を構成してい
る。
実効アドレス発生器ＥＡＧは、命令のオペランドアドレ
スを示すＢ、Ｘ、Ｄの各値を加算し、実効アドレスを作
成して実効アドレスレジスタＥＡＲに格納する。ＥＡＲ
の実効アドレスは第１アドレスレジスタＡＲＩに転送さ
れる。なお、アドレス幅は３２ビツトとする。
スを示すＢ、Ｘ、Ｄの各値を加算し、実効アドレスを作
成して実効アドレスレジスタＥＡＲに格納する。ＥＡＲ
の実効アドレスは第１アドレスレジスタＡＲＩに転送さ
れる。なお、アドレス幅は３２ビツトとする。
プリフィクスレジスタＰＸＲ（Ａ）には、図示されてい
ないＣＰＵ−Ａのプリフィクス域の先頭番地の絶対アド
レス、たとえば第１図の例のように”０″が設定され、
同様にプリフィクスレジスタＰＸＲ（Ｂ）にはＣＰＵ−
Ｈのプリフィクス域 、。
ないＣＰＵ−Ａのプリフィクス域の先頭番地の絶対アド
レス、たとえば第１図の例のように”０″が設定され、
同様にプリフィクスレジスタＰＸＲ（Ｂ）にはＣＰＵ−
Ｈのプリフィクス域 、。
の先頭番地、たとえば”４０９６″が設定さている。セ
レクタＳＥＬは、ＣＰＵ−ＡおよびＣＰＵ−Ｂのいずれ
のメモリアクセス要求を実行するかにより、ＰＸＲ（Ａ
）およびＰＸＲ（Ｂ）の対応する一方を選択する。
レクタＳＥＬは、ＣＰＵ−ＡおよびＣＰＵ−Ｂのいずれ
のメモリアクセス要求を実行するかにより、ＰＸＲ（Ａ
）およびＰＸＲ（Ｂ）の対応する一方を選択する。
プリフィクス域アドレス検出回路９は、ＥＡＲ中の実効
アドレスが４に以下すなわちプリフィクス域アドレスで
ある場合を検出する。
アドレスが４に以下すなわちプリフィクス域アドレスで
ある場合を検出する。
一致回路ＭＡＴＣＨは、ＥＡＲ中の実効アドレスとセレ
クタＳＥＬにより選択されたプリフィクスレジスタＰＸ
Ｒ（Ａ）またはＰＸＲ（Ｂ）の内容とを比較する。
クタＳＥＬにより選択されたプリフィクスレジスタＰＸ
Ｒ（Ａ）またはＰＸＲ（Ｂ）の内容とを比較する。
プリフィクス域およびプリフィクス域と入れ替えられる
領域（裏頌域と呼ぶ）のアドレス変換は、第２アドレス
レジス、りＡＲ■の入力部において行われる。第２アド
レスレジスタＡＲＩＩの下位ビット（１２ビツト）には
、第１アドレスレジスタＡＲ１の下位ビットがそのまま
移され、ＡＲＩＩの上位ビット（２０ビツト）には、Ａ
ＲＩの上位ビットとＳＥＬ出力のいずれかが選択的に与
えられる。
領域（裏頌域と呼ぶ）のアドレス変換は、第２アドレス
レジス、りＡＲ■の入力部において行われる。第２アド
レスレジスタＡＲＩＩの下位ビット（１２ビツト）には
、第１アドレスレジスタＡＲ１の下位ビットがそのまま
移され、ＡＲＩＩの上位ビット（２０ビツト）には、Ａ
ＲＩの上位ビットとＳＥＬ出力のいずれかが選択的に与
えられる。
この選択制御は、プリフィクス域アドレス検出回路９お
よび一致回路ＭＡＴＣＨ１０によって行われる。
よび一致回路ＭＡＴＣＨ１０によって行われる。
たとえばセレクタＳＥＬがＰＸＲ（Ａ）を選択している
状態では、第１図の左側に示されるようにＡＲＩの内容
はそのままＡＲＩＩに移される。他方セレクタ５ＥＩＪ
＜ＰＸ’Ｒ（Ｂ）を選択している状態では、第１図の右
側に示されるように、ＥＡＲ中のプリフィクス域を示す
実効アドレスの０乃至４０９５域が絶対アドレスの４０
９６乃至８１９１域に移され、そして真領域である実効
アドレスの４０９６７’ｌ至８１９１域は絶対アドレス
の０乃至４０９５域に移される。
状態では、第１図の左側に示されるようにＡＲＩの内容
はそのままＡＲＩＩに移される。他方セレクタ５ＥＩＪ
＜ＰＸ’Ｒ（Ｂ）を選択している状態では、第１図の右
側に示されるように、ＥＡＲ中のプリフィクス域を示す
実効アドレスの０乃至４０９５域が絶対アドレスの４０
９６乃至８１９１域に移され、そして真領域である実効
アドレスの４０９６７’ｌ至８１９１域は絶対アドレス
の０乃至４０９５域に移される。
このようにして、プリフィクス域アクセスのためのアド
レス変換が行われ、変換されたアドレスはＡＲｎからＥ
ＡＲに転送され、そこではじめてバッファメモリＢＳの
アクセスが実行される。
レス変換が行われ、変換されたアドレスはＡＲｎからＥ
ＡＲに転送され、そこではじめてバッファメモリＢＳの
アクセスが実行される。
本発明の目的は、マルチプロセッサシステムのデータ処
理装置において、プリフィクス域へのアクセスを高速化
することにあり、そのため本発明では実効アドレスを作
成した後でさらに時間的に縦続してプリフィクス変換を
行う方式をとらずに、プリフィクス変換を、実効アドレ
ス作成のステップにおいて同時に実行できるようにする
。そしてその構成はプリフィクスレジスタを有するデー
タ処理装置において、プリフィクス域へアクセスするオ
ペランドアドレスを発生する際に、該オペランドアドレ
スにプリフィクスレジスタの内容を同時に加算すること
を特徴としている。
理装置において、プリフィクス域へのアクセスを高速化
することにあり、そのため本発明では実効アドレスを作
成した後でさらに時間的に縦続してプリフィクス変換を
行う方式をとらずに、プリフィクス変換を、実効アドレ
ス作成のステップにおいて同時に実行できるようにする
。そしてその構成はプリフィクスレジスタを有するデー
タ処理装置において、プリフィクス域へアクセスするオ
ペランドアドレスを発生する際に、該オペランドアドレ
スにプリフィクスレジスタの内容を同時に加算すること
を特徴としている。
本発明では、プリフィクス域へのアクセスを行うのは特
定モード時（割り込み処理ルーチン実行時等）に限られ
ること、及びプリフィクス域は固定アドレスでアクセス
されるため、オペランドアドレスすなわち実効アドレス
計算では、３人力Ｂ１Ｘ５Ｄのうち一１人力りしか使用
されないことを利用する。そのためζ空きの他の２人力
のうち１つの入力ヘプリフィクスレジスタの内容を入力
して、加算器を用いてプリフィクス変更を行う事により
、プリフィクス変換のための特別な時間を費やすことな
く、プリフィクス域アクセスが可能となる。但しプリフ
ィクス域の高領域アクセスのためのアドレス変換では、
加算器は３人力とも使用されている時があるので、従来
通り、プリフィクス変換回路を通してプリフィクス逆変
換を行う。
定モード時（割り込み処理ルーチン実行時等）に限られ
ること、及びプリフィクス域は固定アドレスでアクセス
されるため、オペランドアドレスすなわち実効アドレス
計算では、３人力Ｂ１Ｘ５Ｄのうち一１人力りしか使用
されないことを利用する。そのためζ空きの他の２人力
のうち１つの入力ヘプリフィクスレジスタの内容を入力
して、加算器を用いてプリフィクス変更を行う事により
、プリフィクス変換のための特別な時間を費やすことな
く、プリフィクス域アクセスが可能となる。但しプリフ
ィクス域の高領域アクセスのためのアドレス変換では、
加算器は３人力とも使用されている時があるので、従来
通り、プリフィクス変換回路を通してプリフィクス逆変
換を行う。
以下、実施例にしたがって詳述する。
第３図は本発明の１実施例のブロック図であって、第２
図の従来方式を改良したものである。図中、１はペース
レジスタＢＲ，２はインデクスレジスタＸＲ，３はディ
スプレイスメントレジスタＤＲ１４は加算器で構成され
た実効アドレス発生１ｉＥＡＧ、５は実効アドレスレジ
スタＥＡＲ，８はセレクタＳＥＬ、１０は一致回路ＭＡ
ＴＣＨ。
図の従来方式を改良したものである。図中、１はペース
レジスタＢＲ，２はインデクスレジスタＸＲ，３はディ
スプレイスメントレジスタＤＲ１４は加算器で構成され
た実効アドレス発生１ｉＥＡＧ、５は実効アドレスレジ
スタＥＡＲ，８はセレクタＳＥＬ、１０は一致回路ＭＡ
ＴＣＨ。
１１は第１アドレスレジスタＡＲＩ、１２は第２アドレ
スレジスタＡＲＩＡ、１３はバッファメモリＢＳ、１４
はオペランドワードレジスタＯＷＲ。
スレジスタＡＲＩＡ、１３はバッファメモリＢＳ、１４
はオペランドワードレジスタＯＷＲ。
１５および１６はそれぞれプリフィクスレジスタＰＸＲ
（ＡＩ） 、ＰＸＲ（Ａ２） 、１７および１８はそれ
ぞれプリフィクスレジスタＰＸＲ（Ｂｌ） 、ＰＸＲ（
Ｂ２） 、１９はＯＲゲートを示す。
（ＡＩ） 、ＰＸＲ（Ａ２） 、１７および１８はそれ
ぞれプリフィクスレジスタＰＸＲ（Ｂｌ） 、ＰＸＲ（
Ｂ２） 、１９はＯＲゲートを示す。
ＰＸＲ（ＡＩ）およびＰＸＲ（Ａ２）には、ＣＰＵ−Ａ
のプリフィクス域の先頭番地の絶対アドレスが決定され
、ＰＸＲ（Ｂｌ）およびＰＸＲ（Ｂ２）Ｋは、ＣＰＵ−
Ｂのプリフィクス域の先頭番地の絶対アドレスが設定さ
れる。
のプリフィクス域の先頭番地の絶対アドレスが決定され
、ＰＸＲ（Ｂｌ）およびＰＸＲ（Ｂ２）Ｋは、ＣＰＵ−
Ｂのプリフィクス域の先頭番地の絶対アドレスが設定さ
れる。
ＯＲゲート１９は、ＢＲ，ＰＸＲ（ＡＩ） 、ＰＸＲ（
Ｂｌ）のいずれか１つ選択されたものの値をＥＡＧの１
つの入力に供給し、ＥＡＧはＸＲ。
Ｂｌ）のいずれか１つ選択されたものの値をＥＡＧの１
つの入力に供給し、ＥＡＧはＸＲ。
ＤＲから供給される値と加算して実効アドレスを発生す
る。プリフィクス域アクセスの場合には、ＰＸＲ（ＡＩ
） 、ＰＸＲ（Ｂｌ）のいずれか一方が選択され、ＤＲ
に設定される割り込み先の固定番地等と加算してプリフ
ィクス変換された絶対アドレスとして出力される。この
場合のプリフィクス変換されたアドレスはＥＡＲに設定
されて、そのままバッファメモリＢＳのアクセスに使用
される。
る。プリフィクス域アクセスの場合には、ＰＸＲ（ＡＩ
） 、ＰＸＲ（Ｂｌ）のいずれか一方が選択され、ＤＲ
に設定される割り込み先の固定番地等と加算してプリフ
ィクス変換された絶対アドレスとして出力される。この
場合のプリフィクス変換されたアドレスはＥＡＲに設定
されて、そのままバッファメモリＢＳのアクセスに使用
される。
しかしプリフィクス域と入れ替えられる裏領域へのアク
セスの場合には、第２図で説明した従来方式と同様に、
ＥＡＲからさらにＡＲＩへ送られ、一致回路ＭＡＴＣＨ
Ｔ：ＳＥＬ出力との間で一致検出されることによってア
ドレス変換され、そこでＡＲＩＩからＥＡＲへ戻されて
ＢＳのアクセスが行われる。尚、真領域へのアクセスは
実際上殆ど行われない。
セスの場合には、第２図で説明した従来方式と同様に、
ＥＡＲからさらにＡＲＩへ送られ、一致回路ＭＡＴＣＨ
Ｔ：ＳＥＬ出力との間で一致検出されることによってア
ドレス変換され、そこでＡＲＩＩからＥＡＲへ戻されて
ＢＳのアクセスが行われる。尚、真領域へのアクセスは
実際上殆ど行われない。
第４図は、バッフ１制御パイプラインのタイミング図で
あり、（ａ）は第２図の従来方式の場合、（ｂ）は第３
図の本発明方式の場合を比較対照させて示したものであ
る。
あり、（ａ）は第２図の従来方式の場合、（ｂ）は第３
図の本発明方式の場合を比較対照させて示したものであ
る。
なお、図中の各サイクルの記号は次のような内容を表す
。
。
ＡニオベラＺドアドレス計算
Ｔ：転送サイクル
Ｂ：オペランドアクセスのためのバッファサイクル
Ｅ：演算実行サイクル
Ｗ：書き込みサイクル
Ｐニブライオリティサイクル
Ｒ：レジスタリードサイクル
第４図（ａ）の従来方式では、命令制御ユニットパイプ
ラインでの■の命令実行に際して、バッファアクセスパ
イプラインでの■のオペランドアドレスについてのプリ
フィクス変換の必要の有無チェックと、プリフィクス変
換が必要な場合、すなわちプリフィクス域アクセスの場
合にはプリフィクス変換のための時間が必要となり、そ
のため■のＥサイクルはその間インターロックされて、
図示の例では８τの遅れが生じる。なお■、■、■は後
続する命令を示す。
ラインでの■の命令実行に際して、バッファアクセスパ
イプラインでの■のオペランドアドレスについてのプリ
フィクス変換の必要の有無チェックと、プリフィクス変
換が必要な場合、すなわちプリフィクス域アクセスの場
合にはプリフィクス変換のための時間が必要となり、そ
のため■のＥサイクルはその間インターロックされて、
図示の例では８τの遅れが生じる。なお■、■、■は後
続する命令を示す。
これに対して、第４図（ｂ）の本発明方式では、プリフ
ィクス変換に特別の時間をとる必要がないため、■゛乃
至■”に示すように連続する命令を特別な遅れなしに実
行することができる。
ィクス変換に特別の時間をとる必要がないため、■゛乃
至■”に示すように連続する命令を特別な遅れなしに実
行することができる。
以上のように本発明によれば、殆どハードウェア上の負
担を増加させることな〈従来方式にくらべてプリフィク
ス変換時間を大幅に短縮し、命令実行を高速化すること
ができる。
担を増加させることな〈従来方式にくらべてプリフィク
ス変換時間を大幅に短縮し、命令実行を高速化すること
ができる。
第１図はプリフィクス変換の説明図、第２図は従来方式
のプリフィクス変換回路の１例を示す図、第３図は本発
明方式の１実施例によるプリフィクス変換回路の１例を
示す図、第４図は従来方式および本発明方式のそれぞれ
のパイプライン制御のタイミング比較図である。 図中、１はペースレジスタＢＲ，２はインデクスレジス
タＸＲ，３はディスプレイスメントレジスタＤＲ，４は
実効アドレス発生器ＥＡＧ，１５および１６はそれぞれ
プリフィクスレジスタＰＸＲ（Ａｌ）およびＰＸＲ （
Ａ２） 、１ ７および１８はそれぞれプリフィクスレ
ジスタＰＸＲ（Ｂｌ）およびＰＸＲ （Ｂ２） 、１
９はＯＲゲートを示す。 特許出願人 富士通株式会社
のプリフィクス変換回路の１例を示す図、第３図は本発
明方式の１実施例によるプリフィクス変換回路の１例を
示す図、第４図は従来方式および本発明方式のそれぞれ
のパイプライン制御のタイミング比較図である。 図中、１はペースレジスタＢＲ，２はインデクスレジス
タＸＲ，３はディスプレイスメントレジスタＤＲ，４は
実効アドレス発生器ＥＡＧ，１５および１６はそれぞれ
プリフィクスレジスタＰＸＲ（Ａｌ）およびＰＸＲ （
Ａ２） 、１ ７および１８はそれぞれプリフィクスレ
ジスタＰＸＲ（Ｂｌ）およびＰＸＲ （Ｂ２） 、１
９はＯＲゲートを示す。 特許出願人 富士通株式会社
Claims (1)
- プリフィクスレジスタを有す□るデータ処理装置におい
て、プリフィクス域へアクセスする１ペランドアドレス
を発生する際に、該オペランドアドレスにプリフィクス
レジスタの内容を同時に加算することを特徴とするプリ
フィクス域アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033023A JPH0724049B2 (ja) | 1984-02-23 | 1984-02-23 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033023A JPH0724049B2 (ja) | 1984-02-23 | 1984-02-23 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176152A true JPS60176152A (ja) | 1985-09-10 |
| JPH0724049B2 JPH0724049B2 (ja) | 1995-03-15 |
Family
ID=12375191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033023A Expired - Lifetime JPH0724049B2 (ja) | 1984-02-23 | 1984-02-23 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724049B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134947A (en) * | 1978-04-12 | 1979-10-19 | Mitsubishi Electric Corp | Multiprocessing control system |
| JPS5541565A (en) * | 1978-09-20 | 1980-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Address modification system |
| JPS58142446A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | デ−タ処理装置 |
-
1984
- 1984-02-23 JP JP59033023A patent/JPH0724049B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134947A (en) * | 1978-04-12 | 1979-10-19 | Mitsubishi Electric Corp | Multiprocessing control system |
| JPS5541565A (en) * | 1978-09-20 | 1980-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Address modification system |
| JPS58142446A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0724049B2 (ja) | 1995-03-15 |
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