JPS60176363A

JPS60176363A - プリンタ装置

Info

Publication number: JPS60176363A
Application number: JP3103184A
Authority: JP
Inventors: Michinao Osawa; 大沢　道直
Original assignee: Seiko Epson Corp; Epson Corp
Current assignee: Seiko Epson Corp; Epson Corp
Priority date: 1984-02-21
Filing date: 1984-02-21
Publication date: 1985-09-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く技術分野〉本発明は、・階調表現可能な、ラインヘッドを有するプ
リンタ装置忙関するものである。

〈従来技術〉従来この種の装置は、階調表現を行なうためにパルス幅
変調を行ない、パルスでの通電時間によ多階調表現を変
化させるため、高速処理が要求され、データのハンドリ
ングについては、一度ドライブ専用のメモリーに記憶し
、メモリーから読み出しを連続的に行ない、さらにメモ
リーを並列にして読み出し、−ラインを完了する方法が
とられて−る。この場合、ドライブ専用のメモリーは、
１ステツプずつカウントさせてデータを読み出すため、
ドライブ方法を時分割駆動にするためには、ラインデー
タ用のメモリーから、−ステップ用の専用メモリーに移
しかえを行なう。即ちラインデータ用とドライブ専用の
別メモリーが必要になｐ１連連続画動作を行なうために
は、図５に示すような、メモリー（あるいはシフトレジ
スタ）２個及び、制御部ブロックが複数個と、ラインメ
モリーが２個（−ラインのドツト数Ｘ階調ピット数に応
じた大きさ）により構成され、メモリー数・が増加する
。

〈目的〉本発明は、このメモリー数を減少させ、さらに−ライン
のドツト数がいかなる場合にも、対応ができるシステム
を提供するものである。

く構成〉本発明のプリンタ装置は、２個のメモリーと、その両者
の書き込み、読み出しのアドレス制御及び、データ処理
をするブロックを基本単位とし、この基本単位ブロック
を複数組備えたシステムを構成し、各単位ブロックに対
して、メモリーの書き込みはブロック毎の順次動作を行
ない、読み出しは、各ブロック毎並列動作を行ない、書
き込み時のアドレスの順番は、１ステツプずつ、カウン
トして、−回で終了し、読み出し時は、複数ステップで
カウントして複数回で一ライン動作を完了する。

〈実施例〉第１図は本発明の実施例であって、１，２．８はアドレ
ス制御及びデータ処理部、４，５，６゜７．８．９はメ
モリーでＬＤ、ｘｏはドライバ及びヘッド部であｐｌ　
１１は外部より入力されるデータ線である。次にこのブ
ロックの動作を説明する。

本実施例は、メモリーを２個持つアドレス制御及びデー
タ処理を８ブロック持つ実施例であ多、まず外部データ
１１より、アドレス制御部１１でアドレス制御を行ない
、メモリー４にデータが書き込まれる。メモリー４に、
書き込みが終了するとアドレス制御部■２によシアドレ
ス制御が行なわれ、メモリー６にデータが書き込まれる
。次いでメモリー６が終了するとアドレス制御部■８に
よりアドレス制御が行なわれ、メモリー８にデータが曹
き込まれる。以上第１回目の書き込みが終了し、第２次
回からは、省き込みと、読み出しが同時進行する。即ち
、それぞれのアドレス制御により、メモリー４．６．８
より読み出しが同時に進行し、さらにメモリー５．７．
９については、順次動作で第１回目と同じように書き込
みが行なわれる。書き込みのアドレスは、１ステツプず
つカウントアツプし、メモリー４．６．８と書き込みを
行なうのに対して、読み出しについては、ドライバ一部
の分割駆動に対応できるように、複数ステップ毎にカウ
ントアツプし、階調数だけ、読み出しをくシ返し行ない
、データ値を基準カウンタと比較することによシ、パル
艮幅変調を行々い、それぞれ各ブ、ロックの出力として
、ドライバ及びヘッド部にパルス幅変調出力を転送する
１分ｔ１動作に対応した回数だけ、パルス幅変調処理を
行なうデータを読み出し、分割動作回数Ｘ階調数×−分
割で印画するドツト数の回数だけ、アドレスを回して読
み出し、−ラインの動作を終了し、書き込みが終了して
いることを確認して、第３回目の動作に移る。第８回目
は、読み出し及び書き込みのメモリーが反対になる。こ
の動作をぐ９返して印画する。

このような構成になっているため、その効果としてはパ
ルス幅変調する読み出しが並列動作となり、高速動作が
可能になると同時に、ドツト総数７ｂｉ　増加しても基
本ブロックである、アドレス制御及びデータ処理部とメ
モリー２個を増やすことにより、高速での対応が可能と
なるゆ分割駆動によるとび飛し読み出しにより、コント
ロール専用のメモリーが不要となり、実施例に示したメ
モリーが、ライン用のビットデータメモリーとして使用
できる。

尚、基本ブロン２８個の実施例を示したが、ドツト数に
より、ブロック数は増減できる。

第２図は、第１図の基本単位となるアドレス制御とデー
タ処理部及びメモリ４，５を示したものである。２１は
魯き込みクロック発生部であり、２２は読み出しクロッ
ク発生部、２８はクロック切り替え回路、２４は５分周
器、２５は１２８分周器、２６は５分周器、２７は１２
８分周器、２８はキャリー切り替え回路、２９は８２分
周器、（９）はコンパレータ％　８１はラッチ回路％　
４，５Ｉ／′ｉメモリー、８２は出力であり、８８はキ
ャリー出力である。この動作は外部から（図示せず）メ
モリー４（あるいはメモリー５）にデータを書き込み、
それと並行してメモリー５（あるいはメモリー４）のデ
ータを、パルス幅変調出力として出力８２として、ドラ
イバー１０へ転送することにある。

書き込みクロック発生部は、外部（図示せず）より入力
されたクロック信号から形成され、読み出しクロック発
生部２２は、ヘッド１０の応答速度に応じたスピードの
クロックを発生させる回路である。クロック切シ替え回
路２３によシ、両者のクロックを選択して２４．．２５
及び２６．２７に供給する。５分周器と１２８分周器は
２組あ多、それぞれ並列して動き、メモリーの書き込み
及び読み出しを担当するアドレスカウンタとして働ら〈
。今、２４．２５が書き込み２６．２７が読み出しを担
当する場合には、クロック信号は、書き込みクロックが
クロック切り替え回路２８から５分周器２４に供給され
、５分周器２４の出力である８ビツトはアドレス信号の
下位３ビツトとしてメモ’）−８に供給され、１２８分
周器２５の出力と合わせて、１０ビツトのアドレス信号
となる。

即ち総書き込み数は６４０となル、その時のメモリー４
のアドレス空間は、下位３ビツトの５分周器によ少５／
８が使われ゛ることになる。

書き込みは、この６４０分にメモリーが終了すると、キ
ャリーを発生し、次の段のアドレス制御部Ｈに受けわた
しを行ない、書き込みを行なう。

読み出しを担当する２６．２７については、読み出しク
ロック信号はクロック切、り替え回路２３から、１２′
８分周器２７に供給される。この時の動作は、６４０本
あるドライバーを１２８本×５回の分割駆動を行なうこ
とでちゃ、さらに分割駆動の１回につき、８２階調を表
現するパルス幅変調をさせることにある。前述の１２８
分周器２７に供給された読み出しクロック信号により、
アドレスカウンタである１・２８分周器が１２８カウン
トを行なうことによフ、そのアドレスを示されるメモリ
ー５のデータが、それぞれのカウントにお−て、ラッチ
回路８１にラッチされ、３２分周器（２）９の出力と、
コンパレータ８０により比較され、出力８２として出力
される。この出力３２は、ドライバ一部５内にあるラッ
チ回路（表示せず）にラッチされて、ヘッド１０に供給
される。１１２８分周器が、１２８カウント終了すると
、キャリー切り替え回路２８を通して、３２分周器２９
が、カウントアツプする。この１２８カウントを８２回
□くり返すことによフ、話分割駆動の見のパルス幅変調
が終了し、始めて、５分周器２６がカウントアツプする
。この動作が５回く力返されて５分割駆動の全体が終了
し、６４０本のパルス幅変調が終了する。この動作は即
ち、５分周器２６の出力の８ピツトが、１２８分周器２
７の上位ビットとして動作することになり、アドレスの
カウント順では、書き込み時のカウントに対して、５ず
つのカウントに対応するととＫなる。これによｐ。

書き込み時が１ずつ、読み出し時が５ずつが達成される
。

今述べた、読み出しは、各アドレス制御及びデータ処理
部による、書き込みの順次動作が終了するまでに、基本
ブロック内が終了する。各ブロックは、この読み出し動
作を並行して実施することになる。

２４．２５及び順次動作により他のブロックの書き込み
動作が終了し、２６．２７及び他のブロックの並列動作
である読み出しが終了、すると、今度は、両者が入れか
わシ、２４．２５が読み出し、２６．２７が書き込みを
担当することになる。

このような構成となっているから、その効果は本実施例
では６４０Ｘ？Ｌ（？ｌは任意の数）に対応した、ドツ
ト数に対応した、コントロールシステムが構成でき、高
速動作、拡張性が自由になる。

なお、本発明の装置は、テレビ、液晶等の画像の印画や
、英数字、漢字、図形等各種の印画（印字を含める）に
使用される。本装置を多階調印画や多色印画に使用する
ことも勿論可能である。

〈効果〉以上説明したように、ラインヘッドを持ち、階調表現可
能な印画装置において、ドツト総数がいかなる場合にも
、対応でき、さらにメモリー数の少ない構成が可能にな
る。

【図面の簡単な説明】

第１図は、本発明の実施例でお夕、第２図は、第１図の
部分の詳細を示すブロック図、第８図は従来実施されて
いるブロック図である。１．２．８・・アドレス制御及びデータ処理部で、４，
５，６，７，８．９＠−メモリー、１０はドライバー及
びヘッド数、２３・・クロック切シ替え回路、冴・・５
分周器、２５・自１２８分周器。局・・５分周器、２７・・１２８分周器、２８・・キャ
リー切多替え回路、２９働・３２分周器、３０・・コン
パレ〜り、　３１−・ランチ回路、３２・書出力、３３
・・キャリー出力。以　上出願人　エプソン株式会社代理人　弁理士最　上　務第１図第２図

Claims

【特許請求の範囲】

メモリーの書き込み及び読み出しの並列動作を制御しデ
ータを処理するコントロール部と、該２１　個のメモリ
ーからなるブロックを１単位とし、この単位ブロックを
複数組備え、各単位ブロックのメモリーの書き込みは、
ブロック毎に順次動作を行ない、読み出し時は並列動作
を行ない、書き込み時のアドレス順Ｆｉｉステップずつ
１回カウントし、読み出し時゛は、複数ステップ毎に、
複数回カウントして、１ライン印画動作を完了すること
を特徴とするプリンタ装置。