JPS60178366A - 時間的に変動する信号の中央値検出回路 - Google Patents
時間的に変動する信号の中央値検出回路Info
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- JPS60178366A JPS60178366A JP3390484A JP3390484A JPS60178366A JP S60178366 A JPS60178366 A JP S60178366A JP 3390484 A JP3390484 A JP 3390484A JP 3390484 A JP3390484 A JP 3390484A JP S60178366 A JPS60178366 A JP S60178366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、移動通信において受信レベル信号の中央値を
検出するために使用する中央値検出回路に関する。
検出するために使用する中央値検出回路に関する。
従来技術
陸上移動無線における無線基地局からの送信波は、ビル
等による反射９回折、散乱等の影響を受け、多重波で構
成、された複雑な定在波として空間に分布している。そ
の中を移動局が走行すると受信波の包絡線は数１０ｄＢ
にわたって激しく変動する。このレベル変動の統計的性
質は、レーレ分布に従うことが知られている。このよう
なフエージイング下における受信レベルを表す量として
、回路の飽和や歪の影響を受けにくい中央値が一般に用
いられる。これは、一定時間内または一定走行区間内の
時間率５０％のレベルとして定義される。
等による反射９回折、散乱等の影響を受け、多重波で構
成、された複雑な定在波として空間に分布している。そ
の中を移動局が走行すると受信波の包絡線は数１０ｄＢ
にわたって激しく変動する。このレベル変動の統計的性
質は、レーレ分布に従うことが知られている。このよう
なフエージイング下における受信レベルを表す量として
、回路の飽和や歪の影響を受けにくい中央値が一般に用
いられる。これは、一定時間内または一定走行区間内の
時間率５０％のレベルとして定義される。
従来の中央値の検出回路は、演算増幅器等で構成される
比較器の出力を積分器に接続し、該積分器の出力を前記
比較器の一方の入力端子にフィードバッタ入力させ、比
較器の他方の入力端子に時目的に変動するアナログ人力
信号を人力させることによって、前記積分器の出力電圧
が前記アナログ人力信号の中央値になるように構成され
ている。
比較器の出力を積分器に接続し、該積分器の出力を前記
比較器の一方の入力端子にフィードバッタ入力させ、比
較器の他方の入力端子に時目的に変動するアナログ人力
信号を人力させることによって、前記積分器の出力電圧
が前記アナログ人力信号の中央値になるように構成され
ている。
すなわち、一定の検出期間内の中央値よりも人力値けの
レベルが高いときは比較器の出力がハイレベルとなり、
入力信号のレベルか中央値よりも低いときは比較器の出
力がロー１７ヘルとなって、比較器の出力かハイレベル
になる時間とローレベルになる時間が等しくなり、その
直流分がＯとなるように前記積分器の出力が比較器の出
力によって制御されることにより入力信号の中央値に安
定する。例えば、前記積分器の出力が中央値より低い場
合は、人力信号の方が積分器の出力レベルよりも大きい
ため、比較器の出力は止の直流成分をもち、これか積分
器の出力レベルを高めることになり、やがて定Ｙへ状態
に達すると積分器の出力は中央値に安定することになる
。
レベルが高いときは比較器の出力がハイレベルとなり、
入力信号のレベルか中央値よりも低いときは比較器の出
力がロー１７ヘルとなって、比較器の出力かハイレベル
になる時間とローレベルになる時間が等しくなり、その
直流分がＯとなるように前記積分器の出力が比較器の出
力によって制御されることにより入力信号の中央値に安
定する。例えば、前記積分器の出力が中央値より低い場
合は、人力信号の方が積分器の出力レベルよりも大きい
ため、比較器の出力は止の直流成分をもち、これか積分
器の出力レベルを高めることになり、やがて定Ｙへ状態
に達すると積分器の出力は中央値に安定することになる
。
ｌ；述の従来回路は、演算増幅器および積分器等の回路
素子がアナログ回路で構成されているため、ＩＣ化に不
向きであり、また積分器の時定数を外部から可変して回
路の応答時間を任意に変えることが困難であるという欠
点がある。また、回路の出力値は一定時間内の中央値で
あり、一定の走行区間内の中央値を得ることは困難であ
る。
素子がアナログ回路で構成されているため、ＩＣ化に不
向きであり、また積分器の時定数を外部から可変して回
路の応答時間を任意に変えることが困難であるという欠
点がある。また、回路の出力値は一定時間内の中央値で
あり、一定の走行区間内の中央値を得ることは困難であ
る。
」−述の従来の欠点を解決するために、本出願人は、先
に提出した昭和５９年特許願第 号において、第１図に
示すようなディジタル回路で構成された中央値検出回路
を提案した。この回路は、時間的に変動するアナログ入
力信号を一定周期Ｔのクロックパルスによって標本化し
ディジタル値に変換出力するアナログ−ディジタル変換
器２と、該アナログ−ディジタル変換器の出力を後記Ｔ
秒遅延器ｌＯの出力と比較しその大小に応じて定数Ｅ、
Ｏ，−Ｅの３値の中の１つを出力する比較器３と、該比
較３の出力値を積分する積分器４と、該積分器４の出力
を１クロック期間Ｔ秒遅延させて前記比較器に人力させ
るＴ秒遅延器１ｏとを備えて、前記積分器４の出力によ
って、時間的に変動する入力信号の中央値を検出する回
路である。
に提出した昭和５９年特許願第 号において、第１図に
示すようなディジタル回路で構成された中央値検出回路
を提案した。この回路は、時間的に変動するアナログ入
力信号を一定周期Ｔのクロックパルスによって標本化し
ディジタル値に変換出力するアナログ−ディジタル変換
器２と、該アナログ−ディジタル変換器の出力を後記Ｔ
秒遅延器ｌＯの出力と比較しその大小に応じて定数Ｅ、
Ｏ，−Ｅの３値の中の１つを出力する比較器３と、該比
較３の出力値を積分する積分器４と、該積分器４の出力
を１クロック期間Ｔ秒遅延させて前記比較器に人力させ
るＴ秒遅延器１ｏとを備えて、前記積分器４の出力によ
って、時間的に変動する入力信号の中央値を検出する回
路である。
ト記提案によって、従来の欠点は解決されたが、第２図
に示すように、入力信号のレーレフェージング波形が、
期間Ｔ、の中央値Ｉから期間Ｔ２の中央値ＩＩへと急激
に変化する場合は、点線で示した積分器４の出力信号ｙ
（ｋＴ）が入力信号の急激な変化に対して迅速に追従
することができない。例えば、上記回路の１クロック期
間ＴｆｅＴ＝１ ／ ４’Ｏ０秒に設定し、定数ＥをＥ
＝０．０Ｏｎ、：設定したとき、中央値■とＩＩのレベ
ル差△Ｖが１ｖ、あるときは、積分器４の出刃は、中央
値ＩＩを示すまでに約２．５秒かかることになる。定数
Ｅを大きくすれば応答を速くすることは可能であるが、
入力信号の個々の変動によって測定値が変動するように
なり、中央値を得ることができない。
に示すように、入力信号のレーレフェージング波形が、
期間Ｔ、の中央値Ｉから期間Ｔ２の中央値ＩＩへと急激
に変化する場合は、点線で示した積分器４の出力信号ｙ
（ｋＴ）が入力信号の急激な変化に対して迅速に追従
することができない。例えば、上記回路の１クロック期
間ＴｆｅＴ＝１ ／ ４’Ｏ０秒に設定し、定数ＥをＥ
＝０．０Ｏｎ、：設定したとき、中央値■とＩＩのレベ
ル差△Ｖが１ｖ、あるときは、積分器４の出刃は、中央
値ＩＩを示すまでに約２．５秒かかることになる。定数
Ｅを大きくすれば応答を速くすることは可能であるが、
入力信号の個々の変動によって測定値が変動するように
なり、中央値を得ることができない。
発明の目的
本発明の目的は、に述の事情に鑑み、従来の欠点を解決
し、容易にＩＣ化することが可能で、しかも入力信号の
中央値レベルの急変に対しても迅速に応動することがで
きる中央値検出回路を提供することにある。
し、容易にＩＣ化することが可能で、しかも入力信号の
中央値レベルの急変に対しても迅速に応動することがで
きる中央値検出回路を提供することにある。
発明の構成
本発明の中央値検出回路は、時間的に変動するアナログ
入力信号を一定周期のクロックパルスによって標本化し
ディジタル値に変換出方するアナログ−ディジタル変換
器と、該アナログ−ディジタル変換器９出力を後記Ｔ秒
遅延器の出方と比較しその差が一定の範囲内であるとき
はその差の極性に応じて定数子Ｅまたは−Ｅを出方し、
差が一定値より高いときはその差に応じて高くなる信号
を出力し、差が一定値より低いときはその差に応して低
くなる信号を出力する比較器と、該比較器の出力を積分
する積分器と、該積分器の出方を１クロック期間遅延さ
せて前記比較器に入力させるＴ秒遅延器とを備えたこと
を特徴とする。
入力信号を一定周期のクロックパルスによって標本化し
ディジタル値に変換出方するアナログ−ディジタル変換
器と、該アナログ−ディジタル変換器９出力を後記Ｔ秒
遅延器の出方と比較しその差が一定の範囲内であるとき
はその差の極性に応じて定数子Ｅまたは−Ｅを出方し、
差が一定値より高いときはその差に応じて高くなる信号
を出力し、差が一定値より低いときはその差に応して低
くなる信号を出力する比較器と、該比較器の出力を積分
する積分器と、該積分器の出方を１クロック期間遅延さ
せて前記比較器に入力させるＴ秒遅延器とを備えたこと
を特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第３図は、本発明の一実施例を示すブロック図である。
すなわち、信号入力端子ｌから入力する時間的に変動す
るアナログ入力信号ｒ （ｔ）をアナログーテイジタル
変換器２によって一定周期Ｔごとに標本化しテイジタル
仙に変換出力する。そして、アナログーテイジタル変換
器２の出力ｒ （ｋＴ）（ｋは整数である）を比較器１
３に入力させ、比較器１３の出力を積分器４に人力させ
る。そして、積分器４の出力ｙ （ｋＴ）をＴ秒遅延器
１０によって１クロック期間Ｔだけ遅延させて比較器１
３にフィードバック人力させる。
るアナログ入力信号ｒ （ｔ）をアナログーテイジタル
変換器２によって一定周期Ｔごとに標本化しテイジタル
仙に変換出力する。そして、アナログーテイジタル変換
器２の出力ｒ （ｋＴ）（ｋは整数である）を比較器１
３に入力させ、比較器１３の出力を積分器４に人力させ
る。そして、積分器４の出力ｙ （ｋＴ）をＴ秒遅延器
１０によって１クロック期間Ｔだけ遅延させて比較器１
３にフィードバック人力させる。
比較器１３は、アナログ−ディジタル変換器２の出力に
一方の人力を接続し、他方の入力に前記Ｔ秒遅延器１０
の出力を人力させた減算器６と、減鐘。
一方の人力を接続し、他方の入力に前記Ｔ秒遅延器１０
の出力を人力させた減算器６と、減鐘。
器６の出力Ｓ （ｋＴ）の極性を判定するｓｇｎ回路７
と、減算器６の出力が一定値Ａより高いか、一定値Ａと
他の一定値−Ｂの間にあるか、または一定価−Ｂより低
いかを判定する判定回路２２と、前記ｓｇｎ回路７の出
力に定数Ｅを乗算する乗算器８と、前記、減算器６の出
力Ｓ （ｋＴ）から前記一定値Ａを減算する減算器１８
と、該減算器１６の出力に定数ａを乗算する乗算器１４
と、該乗算器１４の出力に定数Ｅを加算する加算器１８
と、前記減９器６の出力Ｓ （ｋＴ）に一定値Ｂを加算
する加算器２０と、該加算器２０の出力に定数すを乗算
する乗算器１５と、該乗算器１５の出力から定数Ｅを減
算する減算器２１と。
と、減算器６の出力が一定値Ａより高いか、一定値Ａと
他の一定値−Ｂの間にあるか、または一定価−Ｂより低
いかを判定する判定回路２２と、前記ｓｇｎ回路７の出
力に定数Ｅを乗算する乗算器８と、前記、減算器６の出
力Ｓ （ｋＴ）から前記一定値Ａを減算する減算器１８
と、該減算器１６の出力に定数ａを乗算する乗算器１４
と、該乗算器１４の出力に定数Ｅを加算する加算器１８
と、前記減９器６の出力Ｓ （ｋＴ）に一定値Ｂを加算
する加算器２０と、該加算器２０の出力に定数すを乗算
する乗算器１５と、該乗算器１５の出力から定数Ｅを減
算する減算器２１と。
前記加算器１９１乗算器８および」；記減ｑ器２１の出
力を入力して前記判定回路２２の出力によって択一的に
選択出力する選択回路２３とから構成されている。
力を入力して前記判定回路２２の出力によって択一的に
選択出力する選択回路２３とから構成されている。
アナログ−ディジタル変換器２の出力ｒ （ｋＴ）は減
算器６の一方の入力に入力させ、減初器６の他方の入力
には積分器４の出力ｙ （ｋＴ）をＴ秒遅延器１０によ
ってｌクロック時間Ｔだけ遅延させた信号ｙ （（ｋ−
１）Ｔ）が入力されている。従って、減算器６の出力Ｓ
（ｋＴ）は、ｒ （ｋＴ） −ｙ （Ｃｋ−１）Ｔ’
ｔとなる。ｓｇｎ回路７は、減算器６の出力Ｓ （ｋＴ
）が正のとき論理値” ＋ １ ”を出力し、減算器６
の出力Ｓ （ｋＴ）か負のときは論理値゛−１”を出力
し、減算器６の出力Ｓ （ｋＴ）がＯのときは論理値゛
０”′を出力する。従って、乗算器８の出力は、アナロ
グ−ディジタル変換器２の出力とＴ秒遅延器１ｏの出力
との大小関係に応じてＥ、Ｏ，−Ｅの３値のうちのいず
れかを取ることになる。
算器６の一方の入力に入力させ、減初器６の他方の入力
には積分器４の出力ｙ （ｋＴ）をＴ秒遅延器１０によ
ってｌクロック時間Ｔだけ遅延させた信号ｙ （（ｋ−
１）Ｔ）が入力されている。従って、減算器６の出力Ｓ
（ｋＴ）は、ｒ （ｋＴ） −ｙ （Ｃｋ−１）Ｔ’
ｔとなる。ｓｇｎ回路７は、減算器６の出力Ｓ （ｋＴ
）が正のとき論理値” ＋ １ ”を出力し、減算器６
の出力Ｓ （ｋＴ）か負のときは論理値゛−１”を出力
し、減算器６の出力Ｓ （ｋＴ）がＯのときは論理値゛
０”′を出力する。従って、乗算器８の出力は、アナロ
グ−ディジタル変換器２の出力とＴ秒遅延器１ｏの出力
との大小関係に応じてＥ、Ｏ，−Ｅの３値のうちのいず
れかを取ることになる。
一方、加算器１９ノ出力はａ ［５（ｋＴ）−Ａ］ ＋
Ｅとなり、減算器２１の出力はｂ ［５（ｋＴ）−Ｂ］
−Ｅである。
Ｅとなり、減算器２１の出力はｂ ［５（ｋＴ）−Ｂ］
−Ｅである。
そして、選択回路２３は、前記減算器６の出力が一定値
Ａよりも高いときは加算器１９の出力を選択し、減算器
６の出力が一定値Ａと−Ｂの間であるときは乗算器８の
出力を選択し、減算器６の出力が一定値−Ｂよりも低い
ときは減算器２１の出力を選択して積分器４に入力させ
る。従って、比較器１３の入出力特性は、第４図に示す
ようになる。すなわち、減算器６の出力がＯとＡの間の
ときはＥを出力し、０と−Ｂの間であれば−Ｅを出力し
、一定値Ａより高い時は、Ｅ＋ａ ［５（ｋＴ） Ａ］
を出力し、一定値−Ｂより低いときは、ｂ ［５（ｋＴ
）＋Ｂ］ −Ｅを出力する。すなわち、比較器１３は、
アナログ−ディジタル変換器の出力をＴ秒遅延器（ｌＯ
）の出力と比較し、その差が一定の範囲内であるときは
、その差の極性に応じて定数＋Ｅまたは−Ｅを出力し、
差が一定値より高いときは、その差に応じて高くなる信
号を出力し、差が一定値より低いときはその差に応じて
低くなる信号を出力するように構成されている。
Ａよりも高いときは加算器１９の出力を選択し、減算器
６の出力が一定値Ａと−Ｂの間であるときは乗算器８の
出力を選択し、減算器６の出力が一定値−Ｂよりも低い
ときは減算器２１の出力を選択して積分器４に入力させ
る。従って、比較器１３の入出力特性は、第４図に示す
ようになる。すなわち、減算器６の出力がＯとＡの間の
ときはＥを出力し、０と−Ｂの間であれば−Ｅを出力し
、一定値Ａより高い時は、Ｅ＋ａ ［５（ｋＴ） Ａ］
を出力し、一定値−Ｂより低いときは、ｂ ［５（ｋＴ
）＋Ｂ］ −Ｅを出力する。すなわち、比較器１３は、
アナログ−ディジタル変換器の出力をＴ秒遅延器（ｌＯ
）の出力と比較し、その差が一定の範囲内であるときは
、その差の極性に応じて定数＋Ｅまたは−Ｅを出力し、
差が一定値より高いときは、その差に応じて高くなる信
号を出力し、差が一定値より低いときはその差に応じて
低くなる信号を出力するように構成されている。
積分器４は加算器９とＴ秒遅延器１２から構成され、前
記比較器１３の出力が加算器９の一方の入力に入力され
、加算器９の他方の人力には、加算器９の出力をＴ秒遅
延器１２によって１クロック期間Ｔだけ遅延させてフィ
ードバック人力させる。
記比較器１３の出力が加算器９の一方の入力に入力され
、加算器９の他方の人力には、加算器９の出力をＴ秒遅
延器１２によって１クロック期間Ｔだけ遅延させてフィ
ードバック人力させる。
今、積分器４の出力をｙ （ｋＴ）とすると、Ｔ秒遅延
器１２の出力はｙ （（ｋ−１）Ｔ）である。加算器９
は比較器１３の出力とｙ （（ｋ−１）’？）とを加算
することにより比較器１３の出力を積分して信号出力端
子５に出力する。該積分値ｙ （ｋＴ）は信号出力端子
５から出力されると共にＴ秒遅延器ｌＯを通して前記減
算器６の１つの入力にフィードバック入力される。
器１２の出力はｙ （（ｋ−１）Ｔ）である。加算器９
は比較器１３の出力とｙ （（ｋ−１）’？）とを加算
することにより比較器１３の出力を積分して信号出力端
子５に出力する。該積分値ｙ （ｋＴ）は信号出力端子
５から出力されると共にＴ秒遅延器ｌＯを通して前記減
算器６の１つの入力にフィードバック入力される。
木実流側の構成は、基本的には、第１図に示した中央値
検出回路と同様に動作し、比較器１３の出力が°゛０°
°になるようにフィードバックががかり、信号出力端子
５の出力信号ｙ （ｋＴ）は入力信号ｒ （ｔ）の中央
値となる。しかし、入力信号の中央値レベルが大きく変
動したときは、アナログ−ディジタル変換器２の出力値
が積分器４の出力値に対して、一定値Ａ以上か、または
−Ｂ以下となり、前記判定回路２２がこの状態を判定し
て選択回路２３の選択を制御することにより、比較器１
３の出力は第４図に示すようにｒ （ｋＴ） −ｙ （
（ｋ−１）Ｔ）に比例して高く（または低く）なる、従
って、積分器４の出力は迅速にレベル変化後の中央値に
接近する。すなわち、人力信号の中央値の急激な変動に
対しても迅速に追従することができるという効果がある
。
検出回路と同様に動作し、比較器１３の出力が°゛０°
°になるようにフィードバックががかり、信号出力端子
５の出力信号ｙ （ｋＴ）は入力信号ｒ （ｔ）の中央
値となる。しかし、入力信号の中央値レベルが大きく変
動したときは、アナログ−ディジタル変換器２の出力値
が積分器４の出力値に対して、一定値Ａ以上か、または
−Ｂ以下となり、前記判定回路２２がこの状態を判定し
て選択回路２３の選択を制御することにより、比較器１
３の出力は第４図に示すようにｒ （ｋＴ） −ｙ （
（ｋ−１）Ｔ）に比例して高く（または低く）なる、従
って、積分器４の出力は迅速にレベル変化後の中央値に
接近する。すなわち、人力信号の中央値の急激な変動に
対しても迅速に追従することができるという効果がある
。
第５図は、本発明の他の実施例を示すブロック図で、第
６図にそのフローチャートを示す。第５図において、マ
イクロプロセッサ２４．ＲＯＭ２５およびＲＡＭ２Ｂは
バス２７に接続され、アナログ−ディジタル変換器２か
らの入力データは入出力ポート２８を通してバス２７に
入力され、マイクロプロセッサ２４はバス２７１のデー
タを入力して所定のアルゴリズムによって中央値を演算
する。マイクロプロセッサ２４の処理に必要とされるプ
ログラムはＲＯ，Ｍ２５に格納されている。ＲＡＭ２Ｂ
は一時的なデータ格納に使用され、マイクロプロセッサ
２４は第６図のフローチャートに従って、比較演算と加
算処理を行なう。すなわち、第３図に示した実施例と同
等の動作をマイクロプロセッサ２４のソフト処理に・よ
って行なうことにより迅速に中央値を検出することがで
きる。
６図にそのフローチャートを示す。第５図において、マ
イクロプロセッサ２４．ＲＯＭ２５およびＲＡＭ２Ｂは
バス２７に接続され、アナログ−ディジタル変換器２か
らの入力データは入出力ポート２８を通してバス２７に
入力され、マイクロプロセッサ２４はバス２７１のデー
タを入力して所定のアルゴリズムによって中央値を演算
する。マイクロプロセッサ２４の処理に必要とされるプ
ログラムはＲＯ，Ｍ２５に格納されている。ＲＡＭ２Ｂ
は一時的なデータ格納に使用され、マイクロプロセッサ
２４は第６図のフローチャートに従って、比較演算と加
算処理を行なう。すなわち、第３図に示した実施例と同
等の動作をマイクロプロセッサ２４のソフト処理に・よ
って行なうことにより迅速に中央値を検出することがで
きる。
発明の効果
以上のように、本発明においては、時間的に変化するア
ナログ入力信号をディジタル変換し、該ディジタル値を
後記積分器の出力と比較し、入力信号と積分器の出力と
の差に応した信号を出力する比較器と、該比較器に出力
を積分する積分器とを備えて、該積分器の出力によって
中央値を出力するように構成し、前記比較器は、入力信
号の中央値が急激に変化したときは、変化の程度に応じ
て高く（または低く）なるような出力信号を前記積分器
に入力させるように構成したから、入力信号の中央値の
急激なレベル変化に対しても迅速に追随することができ
るという効果がある。なお。
ナログ入力信号をディジタル変換し、該ディジタル値を
後記積分器の出力と比較し、入力信号と積分器の出力と
の差に応した信号を出力する比較器と、該比較器に出力
を積分する積分器とを備えて、該積分器の出力によって
中央値を出力するように構成し、前記比較器は、入力信
号の中央値が急激に変化したときは、変化の程度に応じ
て高く（または低く）なるような出力信号を前記積分器
に入力させるように構成したから、入力信号の中央値の
急激なレベル変化に対しても迅速に追随することができ
るという効果がある。なお。
本発明は、ディジタル回路によって構成されて（Ｘるの
で、ＩＣ化が容易であり、また、本発明のアルゴリズム
をマイクロプロセッサによってソフト的に処理すること
によっても同様にして迅速に中央値を検出することがで
きることは勿論である。
で、ＩＣ化が容易であり、また、本発明のアルゴリズム
をマイクロプロセッサによってソフト的に処理すること
によっても同様にして迅速に中央値を検出することがで
きることは勿論である。
第１図はディジタル信号による中央値検出回路の提案例
を示すブロック図、第２図は北記中央値検出回路で人力
信号が急激に変動した場合の応答を説明するための図、
第３図は本発明の一実施例を示すブロック図、第４図は
、１−記実流側の比較器の入出力特性を示す図、第５図
はマイクロブセッサな用いた本発明の他の実施例を示す
ブロック図、第６図はｊ二記実施例のソフト処理を示す
フローチャートである。 図にお−いて、ｌ：信号入力端子、２：アナログ−ディ
ジタル変換器、３：比較器、４：積分器 ５・４旨暑出
力端子、６：減算器、７：ｓｇｎ回路、８，１４，１５
：乗算器、９：加算器、１０．１２−１秒遅延器、１３
：比較器、１Ｂ’、２１：減算器、１９ 、２０ ：加
η器、２２：判定回路、２３：選択回路、２４：マイク
ロプロセッサ、２５：ＲＯＭ、２６：ＲＡＭ、２７：バ
ス、２８：入出力ボート。 出願人 日本電信電話公社 代理人 弁理士 住口Ｊ俊宗
を示すブロック図、第２図は北記中央値検出回路で人力
信号が急激に変動した場合の応答を説明するための図、
第３図は本発明の一実施例を示すブロック図、第４図は
、１−記実流側の比較器の入出力特性を示す図、第５図
はマイクロブセッサな用いた本発明の他の実施例を示す
ブロック図、第６図はｊ二記実施例のソフト処理を示す
フローチャートである。 図にお−いて、ｌ：信号入力端子、２：アナログ−ディ
ジタル変換器、３：比較器、４：積分器 ５・４旨暑出
力端子、６：減算器、７：ｓｇｎ回路、８，１４，１５
：乗算器、９：加算器、１０．１２−１秒遅延器、１３
：比較器、１Ｂ’、２１：減算器、１９ 、２０ ：加
η器、２２：判定回路、２３：選択回路、２４：マイク
ロプロセッサ、２５：ＲＯＭ、２６：ＲＡＭ、２７：バ
ス、２８：入出力ボート。 出願人 日本電信電話公社 代理人 弁理士 住口Ｊ俊宗
Claims (1)
- 【特許請求の範囲】 時間的に変動するアナログ入力信号を一定周期のクロッ
クパルスによって標本化しディジタル値に変換出力する
アナログ−ディジタル変換器と。 該アナログ−ディジタル変換器の出力を後記Ｔ秒遅延器
の出力と比較しその差が一定の範囲内であるときはその
差の極性に応じて定数子Ｅまたは−Ｅを出力し、差が一
定値より高いときはその差に応じて高くなる信号を出力
し、差が一定値より低いときはその差に応じて低くなる
信号を出力する比較器と、該比較器の出力を積分する積
分器と、該積分器の出力を１クロック期間遅延させて前
記比較器に入力させるＴ秒遅延器とを備えたことを特徴
とする時間的に変動する信号の中央値検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3390484A JPS60178366A (ja) | 1984-02-24 | 1984-02-24 | 時間的に変動する信号の中央値検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3390484A JPS60178366A (ja) | 1984-02-24 | 1984-02-24 | 時間的に変動する信号の中央値検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178366A true JPS60178366A (ja) | 1985-09-12 |
| JPH0242434B2 JPH0242434B2 (ja) | 1990-09-21 |
Family
ID=12399502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3390484A Granted JPS60178366A (ja) | 1984-02-24 | 1984-02-24 | 時間的に変動する信号の中央値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178366A (ja) |
-
1984
- 1984-02-24 JP JP3390484A patent/JPS60178366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0242434B2 (ja) | 1990-09-21 |
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