JPS6017931A - マスタ・スライス方式に於ける基本セル - Google Patents
マスタ・スライス方式に於ける基本セルInfo
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- JPS6017931A JPS6017931A JP58125289A JP12528983A JPS6017931A JP S6017931 A JPS6017931 A JP S6017931A JP 58125289 A JP58125289 A JP 58125289A JP 12528983 A JP12528983 A JP 12528983A JP S6017931 A JPS6017931 A JP S6017931A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスク・スライス方式を適用して製造される
大規模簗積回路装置（ＬＳＩ）を構成する為の基本セル
の改良に関する。
大規模簗積回路装置（ＬＳＩ）を構成する為の基本セル
の改良に関する。
従来技術と問題点
マスク・スライス方式は、一つの半導体チップ中に複数
のトランジスタや抵抗からなる基本セルを予め大量に形
成したゲート・アレイを作製しておき、必要品種に応じ
て配線マスクを作製し、その配線マスクを用いてｌ・ラ
ンジスタや抵抗間を接続する加工を施し゛ζ所望の動作
をするｔ、ｓｒを完成させるものである。
のトランジスタや抵抗からなる基本セルを予め大量に形
成したゲート・アレイを作製しておき、必要品種に応じ
て配線マスクを作製し、その配線マスクを用いてｌ・ラ
ンジスタや抵抗間を接続する加工を施し゛ζ所望の動作
をするｔ、ｓｒを完成させるものである。
第１図番：［マスタ・スライス方式を適用して形成した
一般的なＬＳＩのパターンを表わす要部平面図である。
一般的なＬＳＩのパターンを表わす要部平面図である。
図から判るように、チップの周辺部にバッドＰＤの領域
と入力／出力（Ｉｌｏ）用セルＩＯＣの為のバルク・パ
ターンの領域とが存在し、その内側に基本セルを縦方向
に連ねて形成した基本セル列ＢＬＩ、ＢＴ−２・・・・
ＢＴ、、ｎが間隔をおいて並べられている。尚、基本セ
ル列間は配線領域となる。
と入力／出力（Ｉｌｏ）用セルＩＯＣの為のバルク・パ
ターンの領域とが存在し、その内側に基本セルを縦方向
に連ねて形成した基本セル列ＢＬＩ、ＢＴ−２・・・・
ＢＴ、、ｎが間隔をおいて並べられている。尚、基本セ
ル列間は配線領域となる。
第２図は前記基本セル列を構成している基本セルの要部
等価回路図である。
等価回路図である。
図に於いて、ＱＰＩ及びＱＰ２はｎチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・ｌ−ランジスタ
をそれぞれ示している。
スタ、ＱＮＩ及びＱＮ２はｎチャネル・ｌ−ランジスタ
をそれぞれ示している。
第３図は第２図に示した基本セルの回路構成を具現化し
た所謂バルク・パターンを表わす要部平面図であり、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
た所謂バルク・パターンを表わす要部平面図であり、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。
図に於いて、１はｐ型不純物拡散領域、２Ｃオｎ型不純
物拡散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・デー
１−電極、４ＣＮはｎ型基板コンタクト・パターン、４
ＣＰはｐ型基板コンタクト・パターンをそれぞれ示して
いる。尚、ｐ型不純物拡散領域１はｎチャネル・トラン
ジスタＱ’ＰＩ及びＱＰ２のソース領域或いはドレイン
領域を構成するものであり、そして、ｎ型不純物拡散領
域２番才ｎチャネル・１−ランジスクＱＮＩ及びＱＮ２
のソース領域或む料：Ｊドレイン領域を構成するもので
ある。
物拡散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・デー
１−電極、４ＣＮはｎ型基板コンタクト・パターン、４
ＣＰはｐ型基板コンタクト・パターンをそれぞれ示して
いる。尚、ｐ型不純物拡散領域１はｎチャネル・トラン
ジスタＱ’ＰＩ及びＱＰ２のソース領域或いはドレイン
領域を構成するものであり、そして、ｎ型不純物拡散領
域２番才ｎチャネル・１−ランジスクＱＮＩ及びＱＮ２
のソース領域或む料：Ｊドレイン領域を構成するもので
ある。
ここで、本明細壱に於いて、第２図及び第３図に関して
説明した基本セルを１通常型基本セル」と定義する。
説明した基本セルを１通常型基本セル」と定義する。
さて、前記説明した通常型基本セルを用いて回路を構成
するには、第４図に見られるように、成る基本セル列Ｂ
Ｌ Ｉ或いはＢＬ２に於いて縦に並ぶ基本セルＢＣの
うちの所要個を以てユニソＩ−・セルと呼ばれる小規模
な回路、例えば２人力ＮＡＮＤ回路ＵＣＩ、２人力ＮＯ
Ｒ回路ＵＣ２、フリップ・フロップ回１？＆ Ｕ Ｃ３
などを構成し、それ等を基本セル列ＢＬｉ、ＢＬＺ間に
在る配線領域にアルミニウム（Ａ＃）配線を２層に亙り
形成することに依り接続して完成するものである。
するには、第４図に見られるように、成る基本セル列Ｂ
Ｌ Ｉ或いはＢＬ２に於いて縦に並ぶ基本セルＢＣの
うちの所要個を以てユニソＩ−・セルと呼ばれる小規模
な回路、例えば２人力ＮＡＮＤ回路ＵＣＩ、２人力ＮＯ
Ｒ回路ＵＣ２、フリップ・フロップ回１？＆ Ｕ Ｃ３
などを構成し、それ等を基本セル列ＢＬｉ、ＢＬＺ間に
在る配線領域にアルミニウム（Ａ＃）配線を２層に亙り
形成することに依り接続して完成するものである。
一般に、基本セル列間に在る配線領域にＡ／配線を形成
する場合には、基本セル列の長平方向（ｂｆ入方向に沿
う方向には第１Ｎ目のＡ７！配線を、それに直交する方
向（横方向）には第２層目のＡＩｌ配線をそれぞれ形成
するようにし、また、配線が折れ曲るような場合には第
１層目Ａｌ配線と第２層目／ｌ配線とのコンタクト・ホ
ールを使用する。
する場合には、基本セル列の長平方向（ｂｆ入方向に沿
う方向には第１Ｎ目のＡ７！配線を、それに直交する方
向（横方向）には第２層目のＡＩｌ配線をそれぞれ形成
するようにし、また、配線が折れ曲るような場合には第
１層目Ａｌ配線と第２層目／ｌ配線とのコンタクト・ホ
ールを使用する。
そして、第１層目Ａｌ配線と第２Ｎ目Ａ１配線とを利用
して形成される配線は、一定間隔で区切られた仮想の格
子上に在るようにしている。 前記配線の構成を説明す
る為、再び第４図を参照する。
して形成される配線は、一定間隔で区切られた仮想の格
子上に在るようにしている。 前記配線の構成を説明す
る為、再び第４図を参照する。
即ち、ＬＡは第１Ｎ目のＡｌ配線、ＬＢは第２層目のＡ
ｌ配線、ＮＢば第２層目のＡｌ配線■、Ｂと第１層目の
ＡＡ配線Ｌ Ａとのコンタクト部分く二重丸：◎）をそ
れぞれ示している。
ｌ配線、ＮＢば第２層目のＡｌ配線■、Ｂと第１層目の
ＡＡ配線Ｌ Ａとのコンタクト部分く二重丸：◎）をそ
れぞれ示している。
図では、基本セル列Ｂ Ｌ １及びＢＬＺ間に格子状の
線が見られる。然し乍ら、これは仮想のものであって、
実際に存在するわけではない。この仮想の格子状線が縦
方向に９本あると考えた場合、第１層目のＡ７！配線１
−Ａは９本形成することができることを意味し、その場
合、基本セル列の間が９チヤネルあると称している。尚
、これは横方向についても全く同様である。
線が見られる。然し乍ら、これは仮想のものであって、
実際に存在するわけではない。この仮想の格子状線が縦
方向に９本あると考えた場合、第１層目のＡ７！配線１
−Ａは９本形成することができることを意味し、その場
合、基本セル列の間が９チヤネルあると称している。尚
、これは横方向についても全く同様である。
ところで、前記したような従来技術に依った場合、基本
セル列間の配線領域に形成される配線が邪魔になって、
横方向にユニット・セルを延伸、即ち、複数の基本セル
列に亙りユニット・セルを形成することが困難である。
セル列間の配線領域に形成される配線が邪魔になって、
横方向にユニット・セルを延伸、即ち、複数の基本セル
列に亙りユニット・セルを形成することが困難である。
従って、どうしても縦長のユニット・セルにならざるを
得ないが、若し、ユニット・セルとして縦方向のみなら
ず横方向にも大きさの自由度を持たせることができれば
ＬＳＩの構成が極めて容易になる。
得ないが、若し、ユニット・セルとして縦方向のみなら
ず横方向にも大きさの自由度を持たせることができれば
ＬＳＩの構成が極めて容易になる。
また、従来の基本セルを用いて例えばＲＡＭ （ｒａｎ
ｄｏｍ ａｃ、ｃｅｓｓ ｍｅｍｏｒｙ）などの回路を
構成する場合は、所要個数が多くなったり、余剰Ｉ・ラ
ンシスクが生したりする欠点があった。例えば、ｒンΔ
Ｍを構成するに番：販前記従来の基本セルを４閲必要と
し、しかも、使用しないトランジスタが６１固も生ずる
のである。
ｄｏｍ ａｃ、ｃｅｓｓ ｍｅｍｏｒｙ）などの回路を
構成する場合は、所要個数が多くなったり、余剰Ｉ・ラ
ンシスクが生したりする欠点があった。例えば、ｒンΔ
Ｍを構成するに番：販前記従来の基本セルを４閲必要と
し、しかも、使用しないトランジスタが６１固も生ずる
のである。
発明の目的
本発明し才、マスク・スライス方式を適用して製造され
るＬＳＩを構成する為の基本セルの構成に改良を加え、
ユニソ］・・セルの形状を縦方向及び横方向に自由に延
伸さ一１得るようにし、しかも、ＲＡＭなどの回ＩＪ＆
を容易に構成することができるように、そして、余剰ト
ランジスタが住じないようにするものである。
るＬＳＩを構成する為の基本セルの構成に改良を加え、
ユニソ］・・セルの形状を縦方向及び横方向に自由に延
伸さ一１得るようにし、しかも、ＲＡＭなどの回ＩＪ＆
を容易に構成することができるように、そして、余剰ト
ランジスタが住じないようにするものである。
発明の構成
本発明の基本セルでは、ソース領域或いばドレイン領域
を共有しゲーＩ−長が縦方向になるように配設された２
個のｎチャネル・１〜ランジスタからなるｎチャネル・
トランジスタ領域及びソース領域或い目ドレイン領域を
共有しゲート長が縦方向になるよう配設された２ （ｆ
ｌｉｔのｎチャネル・トランジスタからなるｎチャネル
・トランジスタ領域を有し月つ前記２個のｎチャネル・
トランジスタ及びｎチャネル・トランジスタをそれぞれ
別個に対応づけてｎチャネル・トランジスタのゲー１−
とｎチャネル・１〜ランジスタのゲー１−とを共通接続
してなる通常型基本セルが前記内在トランジスタのゲー
ト長方向に２１ｆ）ｉｆ配設され、それ等通常型基本セ
ルの内在１−ランジスタのデー１−幅方向に於ける一側
方に同じく該通常型基本セルの内在トランジスタのゲー
ト長方向と直交する方向にゲート長を有する４個のｎチ
ャネル・トランジスタが２個ずつ組に４１′って付加さ
れ且つ他側方に前記通常型基本セルの内在トランジスタ
のゲー１− 長方向と直交する方向にゲート４ｉＬを有
する４個のｎチャネル・トランジスタが２個ずつ組にな
って付加され、該付加された４個のｎチャネル・１ヘラ
ンジスクのうら２ＩＩｌ１１及び同しく付加された４＋
ｌ？ｉｌのｎチャネ月ハ１−ランジスタのうち２個はケ
ートをそれぞれ共有してなる構成を採っている。
を共有しゲーＩ−長が縦方向になるように配設された２
個のｎチャネル・１〜ランジスタからなるｎチャネル・
トランジスタ領域及びソース領域或い目ドレイン領域を
共有しゲート長が縦方向になるよう配設された２ （ｆ
ｌｉｔのｎチャネル・トランジスタからなるｎチャネル
・トランジスタ領域を有し月つ前記２個のｎチャネル・
トランジスタ及びｎチャネル・トランジスタをそれぞれ
別個に対応づけてｎチャネル・トランジスタのゲー１−
とｎチャネル・１〜ランジスタのゲー１−とを共通接続
してなる通常型基本セルが前記内在トランジスタのゲー
ト長方向に２１ｆ）ｉｆ配設され、それ等通常型基本セ
ルの内在１−ランジスタのデー１−幅方向に於ける一側
方に同じく該通常型基本セルの内在トランジスタのゲー
ト長方向と直交する方向にゲート長を有する４個のｎチ
ャネル・トランジスタが２個ずつ組に４１′って付加さ
れ且つ他側方に前記通常型基本セルの内在トランジスタ
のゲー１− 長方向と直交する方向にゲート４ｉＬを有
する４個のｎチャネル・トランジスタが２個ずつ組にな
って付加され、該付加された４個のｎチャネル・１ヘラ
ンジスクのうら２ＩＩｌ１１及び同しく付加された４＋
ｌ？ｉｌのｎチャネ月ハ１−ランジスタのうち２個はケ
ートをそれぞれ共有してなる構成を採っている。
これに依り、基本セルを接続してユニソ１〜・セルを構
成する場合には、縦方向は勿論のこと、横方向にも自由
に展張することが可能となり、ＬＳＩを製造する際の自
由度番：１飛躍的に増大し、また、前記基本セルを用い
て例えばＲＡＭを構成すると２ビット分が得られ、しか
も、余剰トランジスタは全く生じない。面、ＲＡＭを構
成する場合、前記伺加したトランジスタのチャネル幅は
従来の基本セルの構成と同じ部分に含まれるトランジス
タのヂャネルｌ１ｆＪよりも大にする必要がある。
成する場合には、縦方向は勿論のこと、横方向にも自由
に展張することが可能となり、ＬＳＩを製造する際の自
由度番：１飛躍的に増大し、また、前記基本セルを用い
て例えばＲＡＭを構成すると２ビット分が得られ、しか
も、余剰トランジスタは全く生じない。面、ＲＡＭを構
成する場合、前記伺加したトランジスタのチャネル幅は
従来の基本セルの構成と同じ部分に含まれるトランジス
タのヂャネルｌ１ｆＪよりも大にする必要がある。
発明の実施例
第５図は本発明一実施例の要部等価回路図であり、第１
図乃至第４図に関して説明した部分と同部分番才同記号
で指示しである。
図乃至第４図に関して説明した部分と同部分番才同記号
で指示しである。
図に於いて、ＱＰ３．ＱＰ４．ＱＰ５．ＱＰ６゜ＱＰ７
．ＱＰ８ばｎチャネル・トランジスタ、ＱＮ３．ＱＮ４
．ＱＮ５．ＱＮ６．ＱＮ７．ＱＮ８はｎチャネ月ハトラ
ンジスタ、ＢＣはｐチャネル・トランジスタＱＰＩ、Ｑ
Ｐ２及びｎチャネル・トランジスタＱＮＩ、ＱＮ２で構
成される通常型基本セル、ＢＣ″はｎチャネル・トラン
ジスタＱＰ３．ＱＰ４及びｎチャネル・トランジスタＱ
Ｎ３、ＱＮ４で構成される通常型基本セルをそれぞれ示
している。
．ＱＰ８ばｎチャネル・トランジスタ、ＱＮ３．ＱＮ４
．ＱＮ５．ＱＮ６．ＱＮ７．ＱＮ８はｎチャネ月ハトラ
ンジスタ、ＢＣはｐチャネル・トランジスタＱＰＩ、Ｑ
Ｐ２及びｎチャネル・トランジスタＱＮＩ、ＱＮ２で構
成される通常型基本セル、ＢＣ″はｎチャネル・トラン
ジスタＱＰ３．ＱＰ４及びｎチャネル・トランジスタＱ
Ｎ３、ＱＮ４で構成される通常型基本セルをそれぞれ示
している。
第６図は第５図に示した基本セルの回路構成を具現化し
た所謂バルク・パターンを表わす要部平面図であり、第
１図乃至第５図に関して説明した部分と同部分は同記号
で指示しである。
た所謂バルク・パターンを表わす要部平面図であり、第
１図乃至第５図に関して説明した部分と同部分は同記号
で指示しである。
図に於いて、５，６，７，８．９はｐ型不純物拡散領域
、１０．ＩＩ、１２，１３．１４＆オｎ型不純物拡散領
域、１５，１６．１７，１８，１９゜２０．２１，２２
，２３，２４ば多結晶シリコン・ゲート電極をそれぞれ
示している。
、１０．ＩＩ、１２，１３．１４＆オｎ型不純物拡散領
域、１５，１６．１７，１８，１９゜２０．２１，２２
，２３，２４ば多結晶シリコン・ゲート電極をそれぞれ
示している。
ｐ型不純物拡散領域５はｎチャネル・ｌ・ランジスタＱ
Ｐ３及びＱＰ４のソース領域或いはドレイン領域を、ｐ
型不純物拡散領域６はｎチャネル・トランジスタＱＰ５
のソース領域或いはドレイン領域を、ｐ型不純物拡散領
域７ばｎチャネル・トランジスタＱＰ６のソース領域或
いはドレイン領域を、ｐ型不純物拡散領域８はｎチャネ
ル・トラ０ ンジスタＱＰ７のソース領域或いはドレイン領域を、ｐ
型不純物拡散領域９はｎチャネル・１−ランジスタＱＰ
８のソース領域或いはドレイン領域をそれぞれ構成する
ものである。
Ｐ３及びＱＰ４のソース領域或いはドレイン領域を、ｐ
型不純物拡散領域６はｎチャネル・トランジスタＱＰ５
のソース領域或いはドレイン領域を、ｐ型不純物拡散領
域７ばｎチャネル・トランジスタＱＰ６のソース領域或
いはドレイン領域を、ｐ型不純物拡散領域８はｎチャネ
ル・トラ０ ンジスタＱＰ７のソース領域或いはドレイン領域を、ｐ
型不純物拡散領域９はｎチャネル・１−ランジスタＱＰ
８のソース領域或いはドレイン領域をそれぞれ構成する
ものである。
ｎ型不純物拡１１シ＜ｑｒ ｓ戊１０ばｎチャネル・１
−ランジスクＱＮ３及びＱＮ４のソース領域或いはドレ
イン領域を、ｎ型不純物拡ｆｌｋ領域１１はｎチャネル
・トランジスタＱＮ５のソース領域或いはドレイン領域
を、ｎ型不純物拡散領Ｊｇｉ１２はｎチャネル・トラン
ジスタＱＮ６のソース領域或いはドレイン領域を、ｎ型
不純物拡散領＠１３はｎチャネル・１〜ランジスタＱＮ
７のソース領域或いはドレイン領域を、ｎ型不純物拡散
領域１４はｎチャネル・トランジスタＱＮ８のソース領
域或いはドレイン領域をそれぞれ構成するものである。
−ランジスクＱＮ３及びＱＮ４のソース領域或いはドレ
イン領域を、ｎ型不純物拡ｆｌｋ領域１１はｎチャネル
・トランジスタＱＮ５のソース領域或いはドレイン領域
を、ｎ型不純物拡散領Ｊｇｉ１２はｎチャネル・トラン
ジスタＱＮ６のソース領域或いはドレイン領域を、ｎ型
不純物拡散領＠１３はｎチャネル・１〜ランジスタＱＮ
７のソース領域或いはドレイン領域を、ｎ型不純物拡散
領域１４はｎチャネル・トランジスタＱＮ８のソース領
域或いはドレイン領域をそれぞれ構成するものである。
次に、前記第５図及び第６図に関して説明した本発明一
実施例の基本セルを用いて種々の回路を構成する場合に
ついて解説する。
実施例の基本セルを用いて種々の回路を構成する場合に
ついて解説する。
第７図はＲＡＭセルを構成した場合の要部等価回路図で
あり、第５図及び第６図に関して説明し１ま た部分と同部分は同記号で指示しである。
あり、第５図及び第６図に関して説明し１ま た部分と同部分は同記号で指示しである。
図に於いて、ＩＮＶＩ、ＩＮＶ２．ＩＮＶ３゜ＩＮＶ４
はインバータ、ＷＲＤは読み出しワード線、ＷＷは書き
込みワード線、Ｄ ＋ｌ＋ Ｄ ＋２は入力データ信号
、Ｄｉｌ、Ｄｉ２ば反転入力データ信号、肩１口は反転
出力データ信号をそれぞれ示している。
はインバータ、ＷＲＤは読み出しワード線、ＷＷは書き
込みワード線、Ｄ ＋ｌ＋ Ｄ ＋２は入力データ信号
、Ｄｉｌ、Ｄｉ２ば反転入力データ信号、肩１口は反転
出力データ信号をそれぞれ示している。
この回１洛に於けるインバータＴＮＶＩ、ＩＮＶ２、Ｉ
ＮＶ３．ＩＮＶ４ば１ｆｆｌ常型基本セルＢＣ及びＢＣ
’で構成されるものである。
ＮＶ３．ＩＮＶ４ば１ｆｆｌ常型基本セルＢＣ及びＢＣ
’で構成されるものである。
第８図は第７図に示した回路構成を具現化したバルク・
パターンを表わす要部平面図であり、第７図に関して説
明した部分と同部分は同記号で指示しである。
パターンを表わす要部平面図であり、第７図に関して説
明した部分と同部分は同記号で指示しである。
図に於いて、Ｌ Ａは第１層目の、１１配線（太い実線
）、Ｔ、Ｂば第２層目のＡｌ配線（太い破線）、ＮＡば
第１層目のＡβ配線ＬＡと半導体基板とのコンタクト部
分（白丸：Ｑ）、ＮＢは第２層目のＡρ配線ＬＢと第１
層目のＡρ配線ＬＡとのコンタクト部分（二重丸：◎）
、Ｖ［ｌＤは正側電源レヘ２ ル、ＶＳＳは接地電源レヘルをそれぞれ示している。
）、Ｔ、Ｂば第２層目のＡｌ配線（太い破線）、ＮＡば
第１層目のＡβ配線ＬＡと半導体基板とのコンタクト部
分（白丸：Ｑ）、ＮＢは第２層目のＡρ配線ＬＢと第１
層目のＡρ配線ＬＡとのコンタクト部分（二重丸：◎）
、Ｖ［ｌＤは正側電源レヘ２ ル、ＶＳＳは接地電源レヘルをそれぞれ示している。
第７図及び第８図から明らかであるが、本発明に於ける
基本セル１個に依り２ビット分のＲＡＭが構成され、し
かも、余剰トランジスタは発生していない。
基本セル１個に依り２ビット分のＲＡＭが構成され、し
かも、余剰トランジスタは発生していない。
第９図は本発明に依る基本セルを隣り合わせに配設した
場合のバルク・パターンを表わす要部平面図であり、第
５図乃至第８図に関して説明した部分と同部分は同記号
で指示しである。
場合のバルク・パターンを表わす要部平面図であり、第
５図乃至第８図に関して説明した部分と同部分は同記号
で指示しである。
図から判るように、本発明に於ける基本セルが相隣る場
合には、その対向部分に、従来の通常型基本セルに於け
るｌ・ランジスタを９０度回転させた状態に類似するセ
ルが二組構成される。但し、ｎチャネル・トランジスタ
とｎチャネル・Ｉ・ランジスタに於ける多結晶シリコン
・ゲート電極が共通になってはいない。
合には、その対向部分に、従来の通常型基本セルに於け
るｌ・ランジスタを９０度回転させた状態に類似するセ
ルが二組構成される。但し、ｎチャネル・トランジスタ
とｎチャネル・Ｉ・ランジスタに於ける多結晶シリコン
・ゲート電極が共通になってはいない。
従って、これを更に広い部分を採って見ると、第１０図
に見られるように、通常型基本セル列ＢＬ１及びＢＬ２
の間に基本セルを９０度回転させて配設した基本セル列
が存在すると考えることが３ できる。尚、図では新たな基本セル列をＢＬ’で指示し
てあり、また、記号ＵＣはユニット・セルを表わしてい
る。
に見られるように、通常型基本セル列ＢＬ１及びＢＬ２
の間に基本セルを９０度回転させて配設した基本セル列
が存在すると考えることが３ できる。尚、図では新たな基本セル列をＢＬ’で指示し
てあり、また、記号ＵＣはユニット・セルを表わしてい
る。
従って、ユニソＩ・・セルを構成する場合、縦方向に並
ぶ基本セルを選択して組合せることの外に横方向に並ぶ
基本セルも組合わせることも可能になる。即ち、ユニッ
ト・セルの枠について縦方向に加えて横方向にも大きく
することができ、その結果、ユニット・セルの枠の形状
をかなりの範囲で自由に設計し得るので、大規模集積回
路を構成する際には極めて有効である。
ぶ基本セルを選択して組合せることの外に横方向に並ぶ
基本セルも組合わせることも可能になる。即ち、ユニッ
ト・セルの枠について縦方向に加えて横方向にも大きく
することができ、その結果、ユニット・セルの枠の形状
をかなりの範囲で自由に設計し得るので、大規模集積回
路を構成する際には極めて有効である。
発明の効果
本発明の基本セルにに於いては、従来の通常型基本セル
がその内在トランジスタのゲート長方向に２個並べて配
設され、それ等の通常型基本セルの内在トランジスタの
ゲート幅方向に於ける一側方に、同じく該通常型基本セ
ルの内在トランジスタのゲート長方向と直交する方向に
ゲート長を有する４（固のｐチャネル・トランジスタが
２１１！ｉｔずつ絹になってイづ加され、且つ、他側方
には前記通常４ 型基本セルの内在トランジスタのデー１−長方向と直交
する方向にゲート長を有する一個のｎチャネル・トラン
ジスクが２個ずつ絹になってイリ加され、該付加された
４ ＋ｌ！＋１のｎチャネル・トランジスタうち２個及
び同じくイ（１加された前記４個のｎチャネル・１−ラ
ンジスクのうち２個はゲートをそれぞれ共有してなる構
造になっているので、ＲＡＭなを構成した場合に番；１
２ピッ１〜分が得られ、しかも、余剰１〜ランジスタは
発η−廿ず、また、ユニット・セルを構成する際は縦方
向番；１云うまでもなく、横方向にも延伸することがで
きるから、ＬＳＴの製造には極めて有利である。
がその内在トランジスタのゲート長方向に２個並べて配
設され、それ等の通常型基本セルの内在トランジスタの
ゲート幅方向に於ける一側方に、同じく該通常型基本セ
ルの内在トランジスタのゲート長方向と直交する方向に
ゲート長を有する４（固のｐチャネル・トランジスタが
２１１！ｉｔずつ絹になってイづ加され、且つ、他側方
には前記通常４ 型基本セルの内在トランジスタのデー１−長方向と直交
する方向にゲート長を有する一個のｎチャネル・トラン
ジスクが２個ずつ絹になってイリ加され、該付加された
４ ＋ｌ！＋１のｎチャネル・トランジスタうち２個及
び同じくイ（１加された前記４個のｎチャネル・１−ラ
ンジスクのうち２個はゲートをそれぞれ共有してなる構
造になっているので、ＲＡＭなを構成した場合に番；１
２ピッ１〜分が得られ、しかも、余剰１〜ランジスタは
発η−廿ず、また、ユニット・セルを構成する際は縦方
向番；１云うまでもなく、横方向にも延伸することがで
きるから、ＬＳＴの製造には極めて有利である。
第１図はゲート・アレイの要部平面図、第２図は従来の
基本セルの要部等価回路図、第３図は第２図の基本セル
のバルク・パターンを表わす要部平面図、第４し１はユ
ニット・セル及び配線の関係を説明する為のバルク・パ
ターンを表わす要部平面し１．第５図番才本発明−実施
例を表わす要部等価回路図、第６図は第５図に示した基
本セルのハル５ り・パターンを表わす要部平面図、第７図は基本セルを
を用いて構成するＲＡＭを表わす回路図、第８図（Ｊ第
７図に見られる回路を具現化したバルク・パターンの要
部平面図、第９図は他の実施例のバルク・パターンを表
わす要部平面図、第１０図ＬＪ基本セル列の選択的使用
を説明する為のバルク・パターンを表わす要部平面図で
ある。 図に於いて、ＰＤはパッド、ＩＯＣは入力／出力用セル
、ｎＴ−、ＢＬＩ、ＢＴ−２・・・・ＲＬｎは基本セル
列、ＱＰＩ及びＱＰ２はｎチャネル・トランジスク、Ｑ
ＮＩ及びＱＮ２はｎチャネル・トランジスタ、１はｎ型
不純物拡散領域、２はｎ型不純物拡散領域、３Ｇ１及び
３Ｇ２ば多結晶シリコン・ゲート電極、４ＣＮはｎ型基
板コンタクト・パターン、４ＣＰはｐ型基板コンタクト
・パターン、ＢＣ及びＢＣ’は通常型基本セル、ＵＣは
ユニット・セル、ＵＣｌば２人力ＮＡＮＤ回路、ＵＣ２
は２人力ＮＯＲ回路、ＵＣ３はフリップ・フロップ回路
、ＬＡは第１Ｎ目Ａ７＋配線、Ｌ Ｂ ＆；ｌ：第２層
第２層目線β配線ば第１層目のＡ１配線と６ 半導体基板とのコンタクト部分、ＮＢは第２層目のＡｅ
配線Ｌ Ｂと第１１−目のＡ（２配線ＬＡとのコンタク
Ｉ・部分、Ｑｌ）３．Ｑ、Ｐ／Ｉ、ＱＰ５．’ＱＰ６゜
ＱＰ７．ＱＰＢ番：Ｉｎチャネル・トランジスタ、ＱＮ
３．ＱＮ／１．、ＱＮ５．ＱＮ６．ＱＮ７．ＱＮ８はｎ
チャネル・トランジスタ、５，６，７，８゜９はｐ型不
純物拡１１に領域、１０，１１，１２，１３．１４はｎ
型不純物拡散領域、１５，１６，１７．１．８，１９，
２０，２Ｌ ２２，２３．２４は多結晶シリコン・ゲー
ト電極、ＩＮＶＩ、ＴＮＶ２．ＴＮＶ３、ＴＮＶ／Ｉは
インバータ、ＷＲＤは読み出しツー１゛線、ＷＷは書き
込みワード線、Ｄ ＋１＋ Ｄ ｉ２は入力データ信号
、酊訂、開は反転出力データ信号、ＶＩｌｌＤは正側電
源レベル、ＶＳＳは接地電源レベルである。 ７ 第１図 第２図 第３図 −へ 第９図 第１０図 Ｒ１’
基本セルの要部等価回路図、第３図は第２図の基本セル
のバルク・パターンを表わす要部平面図、第４し１はユ
ニット・セル及び配線の関係を説明する為のバルク・パ
ターンを表わす要部平面し１．第５図番才本発明−実施
例を表わす要部等価回路図、第６図は第５図に示した基
本セルのハル５ り・パターンを表わす要部平面図、第７図は基本セルを
を用いて構成するＲＡＭを表わす回路図、第８図（Ｊ第
７図に見られる回路を具現化したバルク・パターンの要
部平面図、第９図は他の実施例のバルク・パターンを表
わす要部平面図、第１０図ＬＪ基本セル列の選択的使用
を説明する為のバルク・パターンを表わす要部平面図で
ある。 図に於いて、ＰＤはパッド、ＩＯＣは入力／出力用セル
、ｎＴ−、ＢＬＩ、ＢＴ−２・・・・ＲＬｎは基本セル
列、ＱＰＩ及びＱＰ２はｎチャネル・トランジスク、Ｑ
ＮＩ及びＱＮ２はｎチャネル・トランジスタ、１はｎ型
不純物拡散領域、２はｎ型不純物拡散領域、３Ｇ１及び
３Ｇ２ば多結晶シリコン・ゲート電極、４ＣＮはｎ型基
板コンタクト・パターン、４ＣＰはｐ型基板コンタクト
・パターン、ＢＣ及びＢＣ’は通常型基本セル、ＵＣは
ユニット・セル、ＵＣｌば２人力ＮＡＮＤ回路、ＵＣ２
は２人力ＮＯＲ回路、ＵＣ３はフリップ・フロップ回路
、ＬＡは第１Ｎ目Ａ７＋配線、Ｌ Ｂ ＆；ｌ：第２層
第２層目線β配線ば第１層目のＡ１配線と６ 半導体基板とのコンタクト部分、ＮＢは第２層目のＡｅ
配線Ｌ Ｂと第１１−目のＡ（２配線ＬＡとのコンタク
Ｉ・部分、Ｑｌ）３．Ｑ、Ｐ／Ｉ、ＱＰ５．’ＱＰ６゜
ＱＰ７．ＱＰＢ番：Ｉｎチャネル・トランジスタ、ＱＮ
３．ＱＮ／１．、ＱＮ５．ＱＮ６．ＱＮ７．ＱＮ８はｎ
チャネル・トランジスタ、５，６，７，８゜９はｐ型不
純物拡１１に領域、１０，１１，１２，１３．１４はｎ
型不純物拡散領域、１５，１６，１７．１．８，１９，
２０，２Ｌ ２２，２３．２４は多結晶シリコン・ゲー
ト電極、ＩＮＶＩ、ＴＮＶ２．ＴＮＶ３、ＴＮＶ／Ｉは
インバータ、ＷＲＤは読み出しツー１゛線、ＷＷは書き
込みワード線、Ｄ ＋１＋ Ｄ ｉ２は入力データ信号
、酊訂、開は反転出力データ信号、ＶＩｌｌＤは正側電
源レベル、ＶＳＳは接地電源レベルである。 ７ 第１図 第２図 第３図 −へ 第９図 第１０図 Ｒ１’
Claims (1)
- ソース領域或いはドレイン領域を共有しゲート長が縦方
向になるように配設された２個のｎチャネル・ｌ・ラン
ジスタからなるｎチャネル・トランジスタ領域及びソー
ス領域或いはドレイン領域を共有しゲート長が縦方向に
なるよう配設された２個のｎチャネル・トランジスタか
らなるｎチャネル・トランジスタ領域を有し目、つ前記
２個のｐチャネル・トランジスタ及び２（固のｎチャネ
ル・トランジスタをそれぞれ別個に対応づけてｎチャネ
ル・トランジスタのゲートとｎチャネル・トランジスタ
のゲートとを共通接続してなる通常型基本セルが前記内
在トランジスタのゲート長方向に２個配設され、それ等
通常型基本セルの内在トランジスタのゲート幅方向に於
ける一側方に同じく該１１１１當型基本セルの内在トラ
ンジスタのゲート長方向と直交する方向にゲート長を有
する４個のｐチャネル・トランジスタカ（２（固ずつ絹
になってイ寸カｉされ且つ他側方に前記通常型基本セル
の内在トランジスタのゲート長方向と直交する方向にデ
ー１−長を有する４個のｎチャネル・トランジスタが２
閣ずつ組になって付加され、該付加された４個のｎチャ
ネル・トランジスタのうちの２個及び同じくイ］加され
た４個のｎチャネル・トランジスタのうちの２個はゲー
トをそれぞれ共有してなることを特徴とするマスク・ス
ライス方式に於ける基本セル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125289A JPS6017931A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
| DE8484304668T DE3477312D1 (de) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| KR1019840003972A KR890004568B1 (ko) | 1983-07-09 | 1984-07-09 | 마스터슬라이스형 반도체장치 |
| EP84304668A EP0131463B1 (en) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| US07/008,042 US4816887A (en) | 1983-07-09 | 1987-01-21 | CMOS gate array with orthagonal gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125289A JPS6017931A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017931A true JPS6017931A (ja) | 1985-01-29 |
| JPH0326548B2 JPH0326548B2 (ja) | 1991-04-11 |
Family
ID=14906390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125289A Granted JPS6017931A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017931A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6291296A (ja) * | 1985-10-16 | 1987-04-25 | Kao Corp | スケ−ル抑制剤 |
| JPH0554089U (ja) * | 1991-12-18 | 1993-07-20 | 市光工業株式会社 | 電動格納式ミラー |
| JPH104184A (ja) * | 1996-03-08 | 1998-01-06 | Lsi Logic Corp | 高密度ゲートアレイ構造及びその製造方法 |
-
1983
- 1983-07-09 JP JP58125289A patent/JPS6017931A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6291296A (ja) * | 1985-10-16 | 1987-04-25 | Kao Corp | スケ−ル抑制剤 |
| JPH0554089U (ja) * | 1991-12-18 | 1993-07-20 | 市光工業株式会社 | 電動格納式ミラー |
| JPH104184A (ja) * | 1996-03-08 | 1998-01-06 | Lsi Logic Corp | 高密度ゲートアレイ構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326548B2 (ja) | 1991-04-11 |
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