JPH0326548B2 - - Google Patents
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- JPH0326548B2 JPH0326548B2 JP58125289A JP12528983A JPH0326548B2 JP H0326548 B2 JPH0326548 B2 JP H0326548B2 JP 58125289 A JP58125289 A JP 58125289A JP 12528983 A JP12528983 A JP 12528983A JP H0326548 B2 JPH0326548 B2 JP H0326548B2
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- transistors
- channel
- wiring
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスタ・スライス方式を適用して製
造される大規模集積回路装置（LSI）を構成する
為の基本セルの改良に関する。
造される大規模集積回路装置（LSI）を構成する
為の基本セルの改良に関する。
従来技術と問題点
マスタ・スライス方式は、一つの半導体チツプ
中に複数のトランジスタや抵抗からなる基本セル
を予め大量に形成したゲート・アレイを作製して
おき、必要品種に応じて配線マスクを作製し、そ
の配線マスクを用いてトランジスタや抵抗間を接
続する加工を施して所望の動作をするLSIを完成
させるものである。
中に複数のトランジスタや抵抗からなる基本セル
を予め大量に形成したゲート・アレイを作製して
おき、必要品種に応じて配線マスクを作製し、そ
の配線マスクを用いてトランジスタや抵抗間を接
続する加工を施して所望の動作をするLSIを完成
させるものである。
第１図はマスタ・スライス方式を適用して形成
した一般的なLSIのパターンを表わす要部平面図
である。
した一般的なLSIのパターンを表わす要部平面図
である。
図から判るように、チツプの周辺部にパツド
PDの領域と入力／出力（Ｉ／Ｏ）用セルIOCの
為のバルク・パターンの領域とが存在し、その内
側に基本セルを縦方向に連ねて形成した基本セル
列BL１，BL２……BLnが間隔をおいて並べられ
ている。尚、基本セル列間は配線領域となる。
PDの領域と入力／出力（Ｉ／Ｏ）用セルIOCの
為のバルク・パターンの領域とが存在し、その内
側に基本セルを縦方向に連ねて形成した基本セル
列BL１，BL２……BLnが間隔をおいて並べられ
ている。尚、基本セル列間は配線領域となる。
第２図は前記基本セル列を構成している基本セ
ルの要部等価回路図である。
ルの要部等価回路図である。
図に於いて、QP１及びQP２はｐチヤネル・ト
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタをそれぞれ示している。
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタをそれぞれ示している。
第３図は第２図に示した基本セルの回路構成を
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図に関して説明した部分と同部
分は同記号で指示してある。
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図に関して説明した部分と同部
分は同記号で指示してある。
図に於いて、１はｐ型不純物拡散領域、２はｎ
型不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シ
リコン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターンをそれぞれ示している。尚、ｐ型不純物拡
散領域１はｐチヤネル・トランジスタQP１及び
QP２のソース領域或いはドレイン領域を構成す
るものであり、そして、ｎ型不純物拡散領域２は
ｎチヤネル・トランジスタQN１及びQN２のソ
ース領域或いはドレイン領域を構成するものであ
る。
型不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シ
リコン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターンをそれぞれ示している。尚、ｐ型不純物拡
散領域１はｐチヤネル・トランジスタQP１及び
QP２のソース領域或いはドレイン領域を構成す
るものであり、そして、ｎ型不純物拡散領域２は
ｎチヤネル・トランジスタQN１及びQN２のソ
ース領域或いはドレイン領域を構成するものであ
る。
ここで、本明細書に於いて、第２図及び第３図
に関して説明した基本セルを「通常型基本セル」
と定義する。
に関して説明した基本セルを「通常型基本セル」
と定義する。
さて、前記説明した通常型基本セルを用いて回
路を構成するには、第４図に見られるように、或
る基本セル列BL１或いはBL２に於いて縦に並ぶ
基本セルBCのうちの所要個所を以てユニツト・
セルと呼ばれる小規模な回路、例えば２入力
NAND回路UCl、２入力NOR回路UC２、フリ
ツプ・フロツプ回路UC３などを構成し、それ等
を基本セル列BL１，BL２間に在る配線領域にア
ルミニウム（Al）配線を２層に亙り形成するこ
とに依り接続して完成するものである。
路を構成するには、第４図に見られるように、或
る基本セル列BL１或いはBL２に於いて縦に並ぶ
基本セルBCのうちの所要個所を以てユニツト・
セルと呼ばれる小規模な回路、例えば２入力
NAND回路UCl、２入力NOR回路UC２、フリ
ツプ・フロツプ回路UC３などを構成し、それ等
を基本セル列BL１，BL２間に在る配線領域にア
ルミニウム（Al）配線を２層に亙り形成するこ
とに依り接続して完成するものである。
一般に、基本セル列間に在る配線領域にAl配
線を形成する場合には、基本セル列の長手方向
（縦方向）に沿う方向には第１層目のAl配線を、
それに直交する方向（横方向）には第２層目の
Al配線をそれぞれ形成するようにし、また、配
線が折れ曲るような場合には第１層目Al配線と
第２層目Al配線とのコンタクト・ホールを使用
する。そして、第１層目Al配線と第２層目Al配
線とを利用して形成される配線は、一定間隔で区
切られた仮想の格子上に在るようにしている。前
記配線の構成を説明する為、再び第４図を参照す
る。
線を形成する場合には、基本セル列の長手方向
（縦方向）に沿う方向には第１層目のAl配線を、
それに直交する方向（横方向）には第２層目の
Al配線をそれぞれ形成するようにし、また、配
線が折れ曲るような場合には第１層目Al配線と
第２層目Al配線とのコンタクト・ホールを使用
する。そして、第１層目Al配線と第２層目Al配
線とを利用して形成される配線は、一定間隔で区
切られた仮想の格子上に在るようにしている。前
記配線の構成を説明する為、再び第４図を参照す
る。
即ち、LAは第１層目のAl配線、LBは第２層
目のAl配線、NBは第２層目のAl配線LBと第１
層目のAl配線LAとのコンタクト部分（二重丸：
◎）をそれぞれ示している。
目のAl配線、NBは第２層目のAl配線LBと第１
層目のAl配線LAとのコンタクト部分（二重丸：
◎）をそれぞれ示している。
図では、基本セル列BL１及びBL２間に格子状
の線が見られる。然し乍ら、これは仮想のもので
あつて、実際に存在するわけではない。この仮想
の格子状態が縦方向に９本あると考えた場合、第
１層目のAl配線LAは９本形成することができる
ことを意味し、その場合、基本セル列の間が９チ
ヤネルあると称している。尚、これは横方向につ
いても全く同様である。
の線が見られる。然し乍ら、これは仮想のもので
あつて、実際に存在するわけではない。この仮想
の格子状態が縦方向に９本あると考えた場合、第
１層目のAl配線LAは９本形成することができる
ことを意味し、その場合、基本セル列の間が９チ
ヤネルあると称している。尚、これは横方向につ
いても全く同様である。
ところで、前記したような従来技術に依つた場
合、基本セル列間の配線領域に形成される配線が
邪魔になつて、横方向にユニツト・セルを延伸、
即ち、複数の基本セル列に亙りユニツト・セルを
形成することが困難である。従つて、どうしても
縦長のユニツト・セルにならざるを得ないが、若
し、ユニツト・セルとして縦方向のみならず横方
向にも大きさの自由度を持たせることができれば
LSIの構成が極めて容易になる。
合、基本セル列間の配線領域に形成される配線が
邪魔になつて、横方向にユニツト・セルを延伸、
即ち、複数の基本セル列に亙りユニツト・セルを
形成することが困難である。従つて、どうしても
縦長のユニツト・セルにならざるを得ないが、若
し、ユニツト・セルとして縦方向のみならず横方
向にも大きさの自由度を持たせることができれば
LSIの構成が極めて容易になる。
また、従来の基本セルを用いて例えばRAM
（random access memory）などの回路を構成す
る場合は、所要個数が多くなつたり、余剰トラン
ジスタが生じたりする欠点があつた。例えば、
RAMを構成するには、前記従来の基本セルを４
個必要とし、しかも、使用しないトランジスタが
６個も生ずるのである。
（random access memory）などの回路を構成す
る場合は、所要個数が多くなつたり、余剰トラン
ジスタが生じたりする欠点があつた。例えば、
RAMを構成するには、前記従来の基本セルを４
個必要とし、しかも、使用しないトランジスタが
６個も生ずるのである。
発明の目的
本発明は、マスタ・スライス方式を適用して製
造されるLSIを構成する為の基本セルの構成に改
良を加え、ユニツト・セルの形状を縦方向及び横
方向に自由に延伸させ得るように、しかも、
RAMなどの回路を容易に構成することができる
ように、そして、余剰トランジスタが生じないよ
うにするものである。
造されるLSIを構成する為の基本セルの構成に改
良を加え、ユニツト・セルの形状を縦方向及び横
方向に自由に延伸させ得るように、しかも、
RAMなどの回路を容易に構成することができる
ように、そして、余剰トランジスタが生じないよ
うにするものである。
発明の構成
本発明に依る基本セルに於いては、ソース領域
或いはドレイン領域を共有しゲート長が縦方向に
なるように配設された２個のｐチヤネル・トラン
ジスタからなるｐチヤネル・トランジスタ領域及
びソース領域或いはドレイン領域を共有しゲート
長が縦方向になるよう配設された２個のｎチヤネ
ル・トランジスタからなるｎチヤネル・トランジ
スタ領域を有し且つ前記２個ずつのｐチヤネル・
トランジスタ及びｎチヤネル・トランジスタのう
ち１個のｐチヤネル・トランジスタと１個のｎチ
ヤネル・トランジスタの各ゲートを共通接続する
と共に残りのｐチヤネル・トランジスタ及びｎチ
ヤネル・トランジスタの各ゲートを共通接続して
なる通常型基本セルが前記内在トランジスタのゲ
ート長方向に２個配設され、それ等通常型基本セ
ルの内在トランジスタのゲート幅方向に於いて該
通常型基本セルに隣接する外側の一方に該通常型
基本セルの内在トランジスタのゲート長方向と直
交する方向にゲート長を有する４個のｐチヤネ
ル・トランジスタが２個ずつ組みになつて付加さ
れ且つ該通常型基本セルに隣接する外側の他方に
該通常型基本セルの内在トランジスタのゲート長
方向と直交する方向にゲート長を有する４個のｎ
チヤネル・トランジスタが２個ずつ組みになつて
付加され、該付加された４個のｐチヤネル・トラ
ンジスタのうちの２個及び同じく付加された４個
のｎチヤネル・トランジスタのうちの２個はゲー
トをそれぞれ共有してなる構成を採つている。
或いはドレイン領域を共有しゲート長が縦方向に
なるように配設された２個のｐチヤネル・トラン
ジスタからなるｐチヤネル・トランジスタ領域及
びソース領域或いはドレイン領域を共有しゲート
長が縦方向になるよう配設された２個のｎチヤネ
ル・トランジスタからなるｎチヤネル・トランジ
スタ領域を有し且つ前記２個ずつのｐチヤネル・
トランジスタ及びｎチヤネル・トランジスタのう
ち１個のｐチヤネル・トランジスタと１個のｎチ
ヤネル・トランジスタの各ゲートを共通接続する
と共に残りのｐチヤネル・トランジスタ及びｎチ
ヤネル・トランジスタの各ゲートを共通接続して
なる通常型基本セルが前記内在トランジスタのゲ
ート長方向に２個配設され、それ等通常型基本セ
ルの内在トランジスタのゲート幅方向に於いて該
通常型基本セルに隣接する外側の一方に該通常型
基本セルの内在トランジスタのゲート長方向と直
交する方向にゲート長を有する４個のｐチヤネ
ル・トランジスタが２個ずつ組みになつて付加さ
れ且つ該通常型基本セルに隣接する外側の他方に
該通常型基本セルの内在トランジスタのゲート長
方向と直交する方向にゲート長を有する４個のｎ
チヤネル・トランジスタが２個ずつ組みになつて
付加され、該付加された４個のｐチヤネル・トラ
ンジスタのうちの２個及び同じく付加された４個
のｎチヤネル・トランジスタのうちの２個はゲー
トをそれぞれ共有してなる構成を採つている。
これに依り、基本セルを接続してユニツト・セ
ルを構成する場合には、縦方向は勿論のこと、横
方向にも自由に展張することが可能となり、LSI
を製造する際の自由度は飛躍的に増大し、また、
前記基本セルを用いて例えばRAMを構成すると
２ビツト分が得られ、しかも、余剰トランジスタ
は全く生じない。尚、RAMを構成する場合、前
記付加したトランジスタのチヤネル幅は従来の基
本セルの構成と同じ部分に含まれるトランジスタ
のチヤネル幅よりも大にする必要がある。
ルを構成する場合には、縦方向は勿論のこと、横
方向にも自由に展張することが可能となり、LSI
を製造する際の自由度は飛躍的に増大し、また、
前記基本セルを用いて例えばRAMを構成すると
２ビツト分が得られ、しかも、余剰トランジスタ
は全く生じない。尚、RAMを構成する場合、前
記付加したトランジスタのチヤネル幅は従来の基
本セルの構成と同じ部分に含まれるトランジスタ
のチヤネル幅よりも大にする必要がある。
発明の実施例
第５図は本発明一実施例の要部等価回路図であ
り、第１図乃至第４図に関して説明した部分と同
部分は同記号で指示してある。
り、第１図乃至第４図に関して説明した部分と同
部分は同記号で指示してある。
図に於いて、QP３，QP４，QP５，QP６，
QP７，QP８はｐチヤネル・トランジスタ、QN
３，QN４，QN５，QN６，QN７，QN８はｎ
チヤネル・トランジスタ、BCはｐチヤネル・ト
ランジスタQP１，QP２及びｎチヤネル・トラン
ジスタQN１，QN２で構成される通常型基本セ
ル、BC′はｐチヤネル・トランジスタQP３，QP
４及びｎチヤネル・トランジスタQN３，QN４
で構成される通常型基本セルをそれぞれ示してい
る。
QP７，QP８はｐチヤネル・トランジスタ、QN
３，QN４，QN５，QN６，QN７，QN８はｎ
チヤネル・トランジスタ、BCはｐチヤネル・ト
ランジスタQP１，QP２及びｎチヤネル・トラン
ジスタQN１，QN２で構成される通常型基本セ
ル、BC′はｐチヤネル・トランジスタQP３，QP
４及びｎチヤネル・トランジスタQN３，QN４
で構成される通常型基本セルをそれぞれ示してい
る。
第６図は第５図に示した基本セルの回路構成を
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図乃至第５図に関して説明した
部分と同部分は同記号で指示してある。
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図乃至第５図に関して説明した
部分と同部分は同記号で指示してある。
図において、５，６，７，８，９はｐ型不純物
拡散領域、１０，１１，１２，１３，１４はｎ型
不純物拡散領域、１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４は多結晶シリ
コン・ゲート電極をそれぞれ示している。
拡散領域、１０，１１，１２，１３，１４はｎ型
不純物拡散領域、１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４は多結晶シリ
コン・ゲート電極をそれぞれ示している。
ｐ型不純物拡散領域５はｐチヤネル・トランジ
スタQP３及びQP４のソース領域或いはドレイン
領域を、ｐ型不純物拡散領域６はｐチヤネル・ト
ランジスタQP５のソース領域或いはドレイン領
域を、ｐ型不純物拡散領域７はｐチヤネル・トラ
ンジスタQP６のソース領域或いはドレイン領域
を、ｐ型不純物拡散領域８はｐチヤネル・トラン
ジスタQP７のソース領域或いはドレイン領域を、
ｐ型不純物拡散領域９はｐチヤネル・トランジス
タQP８のソース領域或いはドレイン領域をそれ
ぞれ構成するものである。
スタQP３及びQP４のソース領域或いはドレイン
領域を、ｐ型不純物拡散領域６はｐチヤネル・ト
ランジスタQP５のソース領域或いはドレイン領
域を、ｐ型不純物拡散領域７はｐチヤネル・トラ
ンジスタQP６のソース領域或いはドレイン領域
を、ｐ型不純物拡散領域８はｐチヤネル・トラン
ジスタQP７のソース領域或いはドレイン領域を、
ｐ型不純物拡散領域９はｐチヤネル・トランジス
タQP８のソース領域或いはドレイン領域をそれ
ぞれ構成するものである。
ｎ型不純物拡散領域１０はｎチヤネル・トラン
ジスタQN３及びQN４のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１１はｎチヤネ
ル・トランジスタQN５のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１２はｎチヤネ
ル・トランジスタQN６のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１３はｎチヤネ
ル・トランジスタQN７のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１４はｎチヤネ
ル・トランジスタQN８のソース領域或いはドレ
イン領域をそれぞれ構成するものである。
ジスタQN３及びQN４のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１１はｎチヤネ
ル・トランジスタQN５のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１２はｎチヤネ
ル・トランジスタQN６のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１３はｎチヤネ
ル・トランジスタQN７のソース領域或いはドレ
イン領域を、ｎ型不純物拡散領域１４はｎチヤネ
ル・トランジスタQN８のソース領域或いはドレ
イン領域をそれぞれ構成するものである。
次に、前記第５図及び第６図に関して説明した
本発明一実施例の基本セルを用いて種々の回路を
構成する場合について解説する。
本発明一実施例の基本セルを用いて種々の回路を
構成する場合について解説する。
第７図はRAMセルを構成した場合の要部等価
回路図であり、第５図及び第６図に関して説明し
た部分と同部分は同記号で指示してある。
回路図であり、第５図及び第６図に関して説明し
た部分と同部分は同記号で指示してある。
図に於いて、INV１，INV２，INV３，INV
４はインバータ、WRDは読み出しワード線、
WWは書き込みワード線、Di１，Di２は入力デ
ータ信号、１，２は反転入力データ信号、
Do１，２は反転出力データ信号をそれぞれ示
している。
４はインバータ、WRDは読み出しワード線、
WWは書き込みワード線、Di１，Di２は入力デ
ータ信号、１，２は反転入力データ信号、
Do１，２は反転出力データ信号をそれぞれ示
している。
この回路に於けるインバータINV１，INV２，
INV３，INV４は通常型基本セルBC及びBC′で
構成されるものである。
INV３，INV４は通常型基本セルBC及びBC′で
構成されるものである。
第８図は第７図に示した回路構成を具現化した
バルク・パターンを表わす要部平面図であり、第
７図に関して説明した部分と同部分は同記号で指
示してある。
バルク・パターンを表わす要部平面図であり、第
７図に関して説明した部分と同部分は同記号で指
示してある。
図において、LAは第１層目のAl配線（太い実
線）、LBは第２層目のAl配線（太い破線）、NA
は第１層目のAl配線LAと半導体基板とのコンタ
クト部分（白丸：○）、NBは第２層目のAl配線
LBと第１層目のAl配線LAとのコンタクト部分
（二重丸：◎）、VDDは正側電源レベル、VSSは接
地電源レベルをそれぞれ示している。
線）、LBは第２層目のAl配線（太い破線）、NA
は第１層目のAl配線LAと半導体基板とのコンタ
クト部分（白丸：○）、NBは第２層目のAl配線
LBと第１層目のAl配線LAとのコンタクト部分
（二重丸：◎）、VDDは正側電源レベル、VSSは接
地電源レベルをそれぞれ示している。
第７図及び第８図から明らかであるが、本発明
に於ける基本セル１個に依り２ビツト分のRAM
が構成され、しかも、余剰トランジスタは発生し
ていない。
に於ける基本セル１個に依り２ビツト分のRAM
が構成され、しかも、余剰トランジスタは発生し
ていない。
第９図は本発明に依る基本セルを隣り合わせに
配設した場合のバルク・パターンを表わす要部平
面図であり、第５図乃至第８図に関して説明した
部分と同部分は同記号で指示してある。
配設した場合のバルク・パターンを表わす要部平
面図であり、第５図乃至第８図に関して説明した
部分と同部分は同記号で指示してある。
図から判るように、本発明に於ける基本セルが
相隣る場合には、その対向部分に、従来の通常型
基本セルに於けるトランジスタ90度回転させた状
態に類似するセルが二組構成される。但し、ｐチ
ヤネル・トランジスタとｎチヤネル・トランジス
タに於ける多結晶シリコン・ゲート電極が共通に
なつてはいない。
相隣る場合には、その対向部分に、従来の通常型
基本セルに於けるトランジスタ90度回転させた状
態に類似するセルが二組構成される。但し、ｐチ
ヤネル・トランジスタとｎチヤネル・トランジス
タに於ける多結晶シリコン・ゲート電極が共通に
なつてはいない。
従つて、これを更に広い部分を採つて見ると、
第１０図に見られるように、通常型基本セル列
BL１及びBL２の間に基本セル90度回転させて配
設した基本セル列が存在すると考えることができ
る。尚、図では新たな基本セル列をBL′で指示し
てあり、また、記号UCはユニツト・セルを表わ
している。
第１０図に見られるように、通常型基本セル列
BL１及びBL２の間に基本セル90度回転させて配
設した基本セル列が存在すると考えることができ
る。尚、図では新たな基本セル列をBL′で指示し
てあり、また、記号UCはユニツト・セルを表わ
している。
従つて、ユニツト・セルを構成する場合、縦方
向に並ぶ基本セルを選択して組合せることの外に
横方向に並ぶ基本セルも組合わせることも可能に
なる。即ち、ユニツト・セルの枠について縦方向
に加えて横方向にも大きくすることができ、その
結果、ユニツト・セルの枠の形状をかなりの範囲
で自由に設計し得るので、大規模集積回路を構成
する際には極めて有効である。
向に並ぶ基本セルを選択して組合せることの外に
横方向に並ぶ基本セルも組合わせることも可能に
なる。即ち、ユニツト・セルの枠について縦方向
に加えて横方向にも大きくすることができ、その
結果、ユニツト・セルの枠の形状をかなりの範囲
で自由に設計し得るので、大規模集積回路を構成
する際には極めて有効である。
発明の効果
本発明の基本セルにに於いては、従来の通常型
基本セルがその内在トランジスタのゲート長方向
に２個並べて配設され、それ等の通常型基本セル
の内在トランジスタのゲート幅方向に於ける一側
方に、同じく該通常型基本セルの内在トランジス
タのゲート長方向と直交する方向にゲート長を有
する４個のｐチヤネル・トランジスタが２個ずつ
組になつて付加され、且つ、他方には前記通常型
基本セルの内在トランジスタのゲート長方向と直
交する方向にゲート長を有する４個のｎチヤネ
ル・トランジスタが２個ずつ組になつて付加さ
れ、該付加された４個のｐチヤネル・トランジス
タうち２個及び同じく付加された前記４個のｎチ
ヤネル・トランジスタのうち２個はゲートをそれ
ぞれ共有してなる構造になつているので、RAM
なを構成した場合には２ビツト分が得られ、しか
も、余剰トランジスタは発生せず、また、ユニツ
ト・セルを構成する際は縦方向は云うまでもな
く、横方向にも延伸することができるから、LSI
の製造には極めて有利である。
基本セルがその内在トランジスタのゲート長方向
に２個並べて配設され、それ等の通常型基本セル
の内在トランジスタのゲート幅方向に於ける一側
方に、同じく該通常型基本セルの内在トランジス
タのゲート長方向と直交する方向にゲート長を有
する４個のｐチヤネル・トランジスタが２個ずつ
組になつて付加され、且つ、他方には前記通常型
基本セルの内在トランジスタのゲート長方向と直
交する方向にゲート長を有する４個のｎチヤネ
ル・トランジスタが２個ずつ組になつて付加さ
れ、該付加された４個のｐチヤネル・トランジス
タうち２個及び同じく付加された前記４個のｎチ
ヤネル・トランジスタのうち２個はゲートをそれ
ぞれ共有してなる構造になつているので、RAM
なを構成した場合には２ビツト分が得られ、しか
も、余剰トランジスタは発生せず、また、ユニツ
ト・セルを構成する際は縦方向は云うまでもな
く、横方向にも延伸することができるから、LSI
の製造には極めて有利である。
第１図はゲート・アレイの要部平面図、第２図
は従来の基本セルの要部等価回路図、第３図は第
２図の基本セルのバルク・パターンを表わす要部
平面図、第４図はユニツト・セル及び配線の関係
を説明する為のバルク・パターンを表わす要部平
面図、第５図は本発明一実施例を表わす要部等価
回路図、第６図は第５図に示した基本セルのバル
ク・パターンを表わす要部平面図、第７図は基本
セルをを用いて構成するRAMを表わす回路図、
第８図は第７図に見られる回路を具現化したバル
ク・パターンの要部平面図、第９図は他の実施例
のバルク・パターンを表わす要部平面図、第１０
図は基本セル列の選択的使用を説明する為のバル
ク・パターンを表わす要部平面図である。 図に於いて、PDはパツド、IOCは入力／出力
用セル、BL，BL１，BL２……BLnは基本セル
列、QP１及びQP２はｐチヤネル・トランジス
タ、QN１及びQN２はｎチヤネル・トランジス
タ、１はｐ型不純物拡散領域、２はｎ型不純物拡
散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲ
ート電極、４CNはｎ型基板コンタクト・パター
ン、４CPはｐ型基板コンタクト・パターン、BC
及びBC′は通常型基本セル、UCはユニツト・セ
ル、UC１は２入力NAND回路、UC２は２入力
NOR回路、UC３はフリツプ・フロツプ回路、
LAは第１層目Al配線、LBは第２層目Al配線、
NAは第１層目のAl配線と半導体基板とのコンタ
クト部分、NBは第２層目のAl配線LBと第１層
目のAl配線LAとのコンタクト部分、QP３，QP
４，QP５，QP６，QP７，QP８はｐチヤネル・
トランジスタ、QN３，QN４，QN５，QN６，
QN７，QN８はｎチヤネル・トランジスタ、５，
６，７，８，９はｐ型不純物拡散領域、１０，１
１，１２，１３，１４はｎ型不純物拡散領域、１
５，１６，１７，１８，１９，２０，２１，２
２，２３，２４は多結晶シリコン・ゲート電極、
INV１，INV２，INV３，INV４はインバータ、
WRDは読み出しワード線、は書き込みワー
ド線、Di１，Di２は入力データ信号、１，
２は反転出力データ信号、VDDは正側電源レベ
ル、VSSは接地電源レベルである。
は従来の基本セルの要部等価回路図、第３図は第
２図の基本セルのバルク・パターンを表わす要部
平面図、第４図はユニツト・セル及び配線の関係
を説明する為のバルク・パターンを表わす要部平
面図、第５図は本発明一実施例を表わす要部等価
回路図、第６図は第５図に示した基本セルのバル
ク・パターンを表わす要部平面図、第７図は基本
セルをを用いて構成するRAMを表わす回路図、
第８図は第７図に見られる回路を具現化したバル
ク・パターンの要部平面図、第９図は他の実施例
のバルク・パターンを表わす要部平面図、第１０
図は基本セル列の選択的使用を説明する為のバル
ク・パターンを表わす要部平面図である。 図に於いて、PDはパツド、IOCは入力／出力
用セル、BL，BL１，BL２……BLnは基本セル
列、QP１及びQP２はｐチヤネル・トランジス
タ、QN１及びQN２はｎチヤネル・トランジス
タ、１はｐ型不純物拡散領域、２はｎ型不純物拡
散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲ
ート電極、４CNはｎ型基板コンタクト・パター
ン、４CPはｐ型基板コンタクト・パターン、BC
及びBC′は通常型基本セル、UCはユニツト・セ
ル、UC１は２入力NAND回路、UC２は２入力
NOR回路、UC３はフリツプ・フロツプ回路、
LAは第１層目Al配線、LBは第２層目Al配線、
NAは第１層目のAl配線と半導体基板とのコンタ
クト部分、NBは第２層目のAl配線LBと第１層
目のAl配線LAとのコンタクト部分、QP３，QP
４，QP５，QP６，QP７，QP８はｐチヤネル・
トランジスタ、QN３，QN４，QN５，QN６，
QN７，QN８はｎチヤネル・トランジスタ、５，
６，７，８，９はｐ型不純物拡散領域、１０，１
１，１２，１３，１４はｎ型不純物拡散領域、１
５，１６，１７，１８，１９，２０，２１，２
２，２３，２４は多結晶シリコン・ゲート電極、
INV１，INV２，INV３，INV４はインバータ、
WRDは読み出しワード線、は書き込みワー
ド線、Di１，Di２は入力データ信号、１，
２は反転出力データ信号、VDDは正側電源レベ
ル、VSSは接地電源レベルである。
Claims (1)
- １ ソース領域或いはドレイン領域を共有しゲー
ト長が縦方向になるように配設された２個のｐチ
ヤネル・トランジスタからなるｐチヤネル・トラ
ンジスタ領域及びソース領域或いはドレイン領域
を共有しゲート長が縦方向になるよう配設された
２個のｎチヤネル・トランジスタからなるｎチヤ
ネル・トランジスタ領域を有し且つ前記２個ずつ
のｐチヤネル・トランジスタ及びｎチヤネル・ト
ランジスタのうち１個のｐチヤネル・トランジス
タと１個のｎチヤネル・トランジスタの各ゲート
を共通接続すると共に残りのｐチヤネル・トラン
ジスタ及びｎチヤネル・トランジスタの各ゲート
を共通接続してなる通常型基本セルが前記内在ト
ランジスタのゲート長方向に２個配設され、それ
等通常型基本セルの内在トランジスタのゲート幅
方向に於いて該通常型基本セルに隣接する外側の
一方に該通常型基本セルの内在トランジスタのゲ
ート長方向と直交する方向にゲート長を有する４
個のｐチヤネル・トランジスタが２個ずつ組みに
なつて付加され且つ該通常型基本セルに隣接する
外側の他方に該通常型基本セルの内在トランジス
タのゲート長方向と直交する方向にゲート長を有
する４個のｎチヤネル・トランジスタが２個ずつ
組みになつて付加され、該付加された４個のｐチ
ヤネル・トランジスタのうちの２個及び同じく付
加された４個のｎチヤネル・トランジスタうちの
２個はゲートをそれぞれ共有してなることを特徴
とするマスタ・スライス方式に於ける基本セル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125289A JPS6017931A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
| DE8484304668T DE3477312D1 (de) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| KR1019840003972A KR890004568B1 (ko) | 1983-07-09 | 1984-07-09 | 마스터슬라이스형 반도체장치 |
| EP84304668A EP0131463B1 (en) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| US07/008,042 US4816887A (en) | 1983-07-09 | 1987-01-21 | CMOS gate array with orthagonal gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125289A JPS6017931A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017931A JPS6017931A (ja) | 1985-01-29 |
| JPH0326548B2 true JPH0326548B2 (ja) | 1991-04-11 |
Family
ID=14906390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125289A Granted JPS6017931A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017931A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714376B2 (ja) * | 1985-10-16 | 1998-02-16 | 花王株式会社 | スケール抑制剤 |
| JPH0554089U (ja) * | 1991-12-18 | 1993-07-20 | 市光工業株式会社 | 電動格納式ミラー |
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
-
1983
- 1983-07-09 JP JP58125289A patent/JPS6017931A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6017931A (ja) | 1985-01-29 |
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