JPS6017961A - 半導体制御整流素子の製造方法 - Google Patents
半導体制御整流素子の製造方法Info
- Publication number
- JPS6017961A JPS6017961A JP58127457A JP12745783A JPS6017961A JP S6017961 A JPS6017961 A JP S6017961A JP 58127457 A JP58127457 A JP 58127457A JP 12745783 A JP12745783 A JP 12745783A JP S6017961 A JPS6017961 A JP S6017961A
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- JP
- Japan
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- semiconductor
- semiconductor layer
- gold
- layer
- lifetime killer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
- H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
- H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体制御整流素子の製造方法に係り、特に
そのギヤリヤのライフタイムキラーの導入方法の改良に
関するものである。
そのギヤリヤのライフタイムキラーの導入方法の改良に
関するものである。
第１図はここで対象とする半導体制御整流素子の一例の
構造を示す断面図で、（１）はｎ形ベース（ｎＢ）層、
（２）はｐ形ベース（ｐＩり層、（３）はｐ形エミッタ
（ｐ、） Ｎ 、 （４＋はｎ形エミッタ（ｎ８）層、
（６）にカソード電極、（６）はアノード電極、（７）
はゲート電極、Ｊｌはｎ２層（４）とｐＢ層（２）との
接合、Ｊ２はｐＢ層（２）とｎＢＢｉ１２との接合、Ｊ
３はｎＢ層（１）とｐＥ Ｎ（：ｌ）との接合である。
構造を示す断面図で、（１）はｎ形ベース（ｎＢ）層、
（２）はｐ形ベース（ｐＩり層、（３）はｐ形エミッタ
（ｐ、） Ｎ 、 （４＋はｎ形エミッタ（ｎ８）層、
（６）にカソード電極、（６）はアノード電極、（７）
はゲート電極、Ｊｌはｎ２層（４）とｐＢ層（２）との
接合、Ｊ２はｐＢ層（２）とｎＢＢｉ１２との接合、Ｊ
３はｎＢ層（１）とｐＥ Ｎ（：ｌ）との接合である。
この半導体制御整流素子の構成および動作は周知で、こ
れ以上の説明は必要ｔｒいであろう。
れ以上の説明は必要ｔｒいであろう。
サテ、シリコンを用いた制御整流素子にオイテそのキャ
リヤーライフタイム（以下単に「ライフタイム」という
。）を制御するために金（Ａｕ）などのライフタイムキ
ラーをドープすることが広く行なわれている。そして、
その従来のドープの方法はライフタイムキラーをシリコ
ンの表面に付着させた後、１回の熱処理で素子にライフ
タイムキラーを拡散させるものであった。
リヤーライフタイム（以下単に「ライフタイム」という
。）を制御するために金（Ａｕ）などのライフタイムキ
ラーをドープすることが広く行なわれている。そして、
その従来のドープの方法はライフタイムキラーをシリコ
ンの表面に付着させた後、１回の熱処理で素子にライフ
タイムキラーを拡散させるものであった。
このような従来の方法では、素子中の各半導体層におけ
るライフタイムキラー物質の拡散速度や固溶度を考慮せ
ずに拡散していたので、結果として拡散後のライフタイ
ムキラーの分布は不均一なものとなる。
るライフタイムキラー物質の拡散速度や固溶度を考慮せ
ずに拡散していたので、結果として拡散後のライフタイ
ムキラーの分布は不均一なものとなる。
例えば、シリコン制御整流素子にライフタイムキラーと
して金を利用した場合、ｎ０層（４）の不純物にリンを
用いていると、ｎ２層（４）の近傍には金はリンのゲ／
ター効果によって、その濃度は低くなり、逆に、ｎＴＡ
層（４）から離れた領域、例えばｐＢ層（２）やｐ。Ｎ
（３）の近傍でその濃度が高くなる。その結果、ライフ
タイムキラーとしての金の分布は第２図に示すように極
めて不均一なものとなり、オン電圧の過度の上昇、高温
での電圧印加時のリーク電流の過度の上昇をまねくこと
になる。
して金を利用した場合、ｎ０層（４）の不純物にリンを
用いていると、ｎ２層（４）の近傍には金はリンのゲ／
ター効果によって、その濃度は低くなり、逆に、ｎＴＡ
層（４）から離れた領域、例えばｐＢ層（２）やｐ。Ｎ
（３）の近傍でその濃度が高くなる。その結果、ライフ
タイムキラーとしての金の分布は第２図に示すように極
めて不均一なものとなり、オン電圧の過度の上昇、高温
での電圧印加時のリーク電流の過度の上昇をまねくこと
になる。
この発明は以上のような点に鑑みてなされたもので、ラ
イフタイムキラーのドーピングに際１７てドーピング速
度、固溶度が小さくなる部分以外に保護膜を形成してド
ーピングをした後に、この保護膜を除いて他の部分より
低温でドーピングを行うことによって素子全体として、
均一なライフタイムキラーのドーピングプロファイルを
得て、特性のよい半導体制御整流素子を実現する方法を
提供するものである。
イフタイムキラーのドーピングに際１７てドーピング速
度、固溶度が小さくなる部分以外に保護膜を形成してド
ーピングをした後に、この保護膜を除いて他の部分より
低温でドーピングを行うことによって素子全体として、
均一なライフタイムキラーのドーピングプロファイルを
得て、特性のよい半導体制御整流素子を実現する方法を
提供するものである。
第３図Ａ〜０はこの発明の一実施例を説明するための各
段階における状態を示す断面図、第４図はその各段階で
のライフタイムキラーとしての金のドーピングプロファ
イルを示す図である。オす、第３図Ａに示すようにリン
が使用されているシリコン制御整流素子のｎ１１Ｍ（４
）の表面を除いて、りンケツタ一層またはシリコン酸化
（８１０２）膜のようなライフタイムキラーに対する保
護膜（８）を設けた状態で、高温で０１層（４１の近傍
領域（９）に金をドーピングする。これによって、第４
図に破線で示す曲線（イ）のような金の濃度分布を得る
。次に第３図Ｂに示すように保護膜（８）を除去した後
に上記温度より低い温度で第３図Ｃに示すように他の領
域（１０）に金をドーピングする。このときドーピング
される金の濃度分布は第４図に一点鎖線で示す曲線（ロ
）のようになる。従って、上記２回のドーピングによる
金の濃度は第４図の両凸線（イ）、（ロ）の和で、実線
で示す曲線（ハ）のようになり、均一な分布が得られる
。
段階における状態を示す断面図、第４図はその各段階で
のライフタイムキラーとしての金のドーピングプロファ
イルを示す図である。オす、第３図Ａに示すようにリン
が使用されているシリコン制御整流素子のｎ１１Ｍ（４
）の表面を除いて、りンケツタ一層またはシリコン酸化
（８１０２）膜のようなライフタイムキラーに対する保
護膜（８）を設けた状態で、高温で０１層（４１の近傍
領域（９）に金をドーピングする。これによって、第４
図に破線で示す曲線（イ）のような金の濃度分布を得る
。次に第３図Ｂに示すように保護膜（８）を除去した後
に上記温度より低い温度で第３図Ｃに示すように他の領
域（１０）に金をドーピングする。このときドーピング
される金の濃度分布は第４図に一点鎖線で示す曲線（ロ
）のようになる。従って、上記２回のドーピングによる
金の濃度は第４図の両凸線（イ）、（ロ）の和で、実線
で示す曲線（ハ）のようになり、均一な分布が得られる
。
なお、以上ｐゲート素子を対象として説明１〜だが、ｎ
ゲート素子についてもこの発明を適用できることは勿論
である。
ゲート素子についてもこの発明を適用できることは勿論
である。
以上説明したように、この発明では半導体制御整流素子
のリンを不純物として用いているｎ影領域以外の部分の
表面にライフタイムキラー物質の拡散を防止する膜を形
成したのち、所要の温度でライフタイムキラー物質全拡
散し、その後に上記膜を除去して素子全体に上記温度よ
り低い温度でライフタイムキラー物質を拡散するように
したので、素子全体Ｇこわたってライフタイムキラー物
質の均一な分布が得られ、特性のよい半導体制御整流素
子が得られる。
のリンを不純物として用いているｎ影領域以外の部分の
表面にライフタイムキラー物質の拡散を防止する膜を形
成したのち、所要の温度でライフタイムキラー物質全拡
散し、その後に上記膜を除去して素子全体に上記温度よ
り低い温度でライフタイムキラー物質を拡散するように
したので、素子全体Ｇこわたってライフタイムキラー物
質の均一な分布が得られ、特性のよい半導体制御整流素
子が得られる。
第１１図はここで対象とする半導体制御整流素子の一例
の構造を示す断面図、第２図は従来方法によって、ライ
フタイムキラーとしての金をドーピングしたときのドー
ピングプロファイルを示す図、第３図はこの発明の一実
施例を説明するだめの各段階における状態を示す断面図
、第４図はこの実施例における各段階０こおける金のド
ーピングプロファイルを示す図である。 図において、（１）はｎｎ層（第１半導体層）、（２）
はｐＢｆ￥１＜第２半導体層） 、（３）はｐ、層（第
３半導体層）、（４）はｎ、 Ｍ （第４半導体層）、
（５）はカソード電極（主電極） 、［６１はアノード
電極（主電極）、（７）はゲート１に極、（８）は保股
膜である。 なお、図中同一符号は同一またけ相当部分を示す０ 代理人 大岩増雄 第１図 厚さ方向の位置 （〕 ２７９− 一勺誌・峡
の構造を示す断面図、第２図は従来方法によって、ライ
フタイムキラーとしての金をドーピングしたときのドー
ピングプロファイルを示す図、第３図はこの発明の一実
施例を説明するだめの各段階における状態を示す断面図
、第４図はこの実施例における各段階０こおける金のド
ーピングプロファイルを示す図である。 図において、（１）はｎｎ層（第１半導体層）、（２）
はｐＢｆ￥１＜第２半導体層） 、（３）はｐ、層（第
３半導体層）、（４）はｎ、 Ｍ （第４半導体層）、
（５）はカソード電極（主電極） 、［６１はアノード
電極（主電極）、（７）はゲート１に極、（８）は保股
膜である。 なお、図中同一符号は同一またけ相当部分を示す０ 代理人 大岩増雄 第１図 厚さ方向の位置 （〕 ２７９− 一勺誌・峡
Claims (1)
- 【特許請求の範囲】 （ｌｌｎ（ｉたはｐ）形の第］、半導体層と、この第１
の半導体層の両王面にそれぞれ接して形成されたｐ（ま
たはｎ）形の第２半導体層および第３半導体層と、」二
記１ｊｌＴ、２半導体層の玉表面部の一部に形成された
ｎ（ｉたはｐ）形の第４半導体層とからなる半導体制御
整流素子基体の」二記各半導体層のｐ形の部分の表面上
にライフタイムキラー物質の拡散を妨げる保誰膜を形成
した後に、上記ライフタイムキラー物質を−に記保護膜
で侍われない部分に所要の第１の温度で熱拡散し、その
後に上記保護膜を除去し、上記素子基体の全表面から上
記ライフタイムキラー物質を上記第１の温度」；り低い
第２の温度で熱拡散し、その後に上記第３半導体層およ
び第４半導体層の主表面にそれぞれ圧電極を、上記第２
半導体層の露出主表面にゲート電極を形成することを特
徴とする半導体制御整流素子の製造方法。 （２）素子基体がシリコンからなり、ｎ形の半導体層の
導電形を形成する不純物がリンであることを特徴とする
特許請求の範囲第１項記載の半導体制御整流素子の製造
方法。 （３） ライフタイムキラー物質として金を用いること
を特徴とする特許請求の範囲第１項または第２項記載の
半導体制御整流素子の製造方法。 （４）保護膜に酸化シリコン（Ｓ１０２）膜を用いるこ
とを特徴とする特許請求の範囲第１項、第２項または第
３項記載の半導体制御整流素子の製造方法０ （５）保護膜に高濃度Ｇこリンを含む半導体薄膜を用い
ることを特徴とする特許請求の範囲第１項。 第２項または第３項記載の半導体制御整流素子の製造方
法。 （６）保護膜に高濃度にリンを含む半導体薄膜と酸化シ
リコン膜とを併用することを特徴とする特許請求の範囲
第１項、第２項または第３項記載の半導体制御整流素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127457A JPS6017961A (ja) | 1983-07-11 | 1983-07-11 | 半導体制御整流素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127457A JPS6017961A (ja) | 1983-07-11 | 1983-07-11 | 半導体制御整流素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017961A true JPS6017961A (ja) | 1985-01-29 |
Family
ID=14960398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127457A Pending JPS6017961A (ja) | 1983-07-11 | 1983-07-11 | 半導体制御整流素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0628991A1 (en) * | 1993-06-08 | 1994-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having reduced carrier lifetime and method of manufacturing the same |
| DE102004047626A1 (de) * | 2004-09-30 | 2006-04-13 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristor mit integriertem Freiwerdeschutz |
-
1983
- 1983-07-11 JP JP58127457A patent/JPS6017961A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0628991A1 (en) * | 1993-06-08 | 1994-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having reduced carrier lifetime and method of manufacturing the same |
| DE102004047626A1 (de) * | 2004-09-30 | 2006-04-13 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Thyristor mit integriertem Freiwerdeschutz |
| DE102004047626B4 (de) * | 2004-09-30 | 2009-06-25 | Infineon Technologies Ag | Thyristoren mit integriertem Freiwerdeschutz |
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