JPS6221277B2 - - Google Patents
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- JPS6221277B2 JPS6221277B2 JP1891179A JP1891179A JPS6221277B2 JP S6221277 B2 JPS6221277 B2 JP S6221277B2 JP 1891179 A JP1891179 A JP 1891179A JP 1891179 A JP1891179 A JP 1891179A JP S6221277 B2 JPS6221277 B2 JP S6221277B2
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- Japan
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- layer
- type semiconductor
- semiconductor layer
- thyristor
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- Expired
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- Thyristors (AREA)
Description
【発明の詳細な説明】
この発明は、逆導通サイリスタの製造方法に関
する。
する。
従来、逆導通サイリスタには第１図に示すよう
なものがあつた。この逆導通サイリスタは、ＮB
層１の一方の主表面の所定位置を選択拡散によつ
てN+領域とした後、ＮB層の両側よりガリウム等
のＰ型不純物を拡散させて、N+領域をＮ領域に
反転させると共にＰB層２及びＰE層３を形成し、
その後ＰB層２にＮ型不純物を選択拡散させて、
ＮE層４を形成して製造する。この方法ではＰB層
２を深い一様な拡散層とするためにガリウムを使
用するが、ガリウムは選択拡散ができないので、
ＰE層３の厚さH1はＰB層２の厚さH2と等しく約
40〜50μになる。逆導通サイリスタはサイリスタ
部と、ダイオード部を組合せたものであるのでサ
イリスタ部の逆耐圧は不要でＰE層の厚さは数μ
でよく、上述した方法で製造した逆導通サイリス
タではＰE層３が必要以上に厚くなつていた。ま
た逆導通サイリスタをインバータ等に使用する場
合ある程度の高速性が必要で、高速性を増加させ
るために金をサイリスタ内に特にＮB層１内に拡
散させて、キヤリヤのライフタイムを短くしてタ
ーンオフタイムを短くすることが行われていた。
しかし、ＰE層３が厚いと、所定のターンオフタ
イムを得るために、金拡散温度を高くしてＮB層
内に多くの金を拡散させることが行われていた。
金拡散温度が高いと、オン電圧が高くなり電力損
失が大きくなつていた。たとえば、ＰE層をＰB層
に対して薄くする製造方法としては、ＰB層及び
ＮB層からなるPN接合基体を形成し、ＰB層に選
択拡散してＮE層を形成した後、ＰB層側の主表面
全域を酸化膜で被覆し、Ｐ型不純物をＮB層側の
主表面から拡散させて、ＰB層と比較して薄いＰE
層を形成するものが考えられる。しかし、これで
はＰE層を形成する際に、ＰB層側の主表面全域を
酸化膜で被覆しなければならず、製造コストが高
くなるという問題点がある。
なものがあつた。この逆導通サイリスタは、ＮB
層１の一方の主表面の所定位置を選択拡散によつ
てN+領域とした後、ＮB層の両側よりガリウム等
のＰ型不純物を拡散させて、N+領域をＮ領域に
反転させると共にＰB層２及びＰE層３を形成し、
その後ＰB層２にＮ型不純物を選択拡散させて、
ＮE層４を形成して製造する。この方法ではＰB層
２を深い一様な拡散層とするためにガリウムを使
用するが、ガリウムは選択拡散ができないので、
ＰE層３の厚さH1はＰB層２の厚さH2と等しく約
40〜50μになる。逆導通サイリスタはサイリスタ
部と、ダイオード部を組合せたものであるのでサ
イリスタ部の逆耐圧は不要でＰE層の厚さは数μ
でよく、上述した方法で製造した逆導通サイリス
タではＰE層３が必要以上に厚くなつていた。ま
た逆導通サイリスタをインバータ等に使用する場
合ある程度の高速性が必要で、高速性を増加させ
るために金をサイリスタ内に特にＮB層１内に拡
散させて、キヤリヤのライフタイムを短くしてタ
ーンオフタイムを短くすることが行われていた。
しかし、ＰE層３が厚いと、所定のターンオフタ
イムを得るために、金拡散温度を高くしてＮB層
内に多くの金を拡散させることが行われていた。
金拡散温度が高いと、オン電圧が高くなり電力損
失が大きくなつていた。たとえば、ＰE層をＰB層
に対して薄くする製造方法としては、ＰB層及び
ＮB層からなるPN接合基体を形成し、ＰB層に選
択拡散してＮE層を形成した後、ＰB層側の主表面
全域を酸化膜で被覆し、Ｐ型不純物をＮB層側の
主表面から拡散させて、ＰB層と比較して薄いＰE
層を形成するものが考えられる。しかし、これで
はＰE層を形成する際に、ＰB層側の主表面全域を
酸化膜で被覆しなければならず、製造コストが高
くなるという問題点がある。
この発明は、ＰB層に比較して薄いＰE層を有す
る逆導通サイリスタを安価に製造できる方法を提
供することを目的とする。
る逆導通サイリスタを安価に製造できる方法を提
供することを目的とする。
以下この発明を第２図乃至第８図に示す１実施
例に基づいて説明する。
例に基づいて説明する。
まず第２図に示すようにＮ型シリコン半導体基
体内に、その両主表面よりガリウムを拡散させ、
Ｎ型半導体層６及びＰ型拡散層８，８を形成す
る。次に第２図におけるＰ型拡散層８，８のうち
どちらか一方をエツチングまたはラツピングによ
つて除去し、第３図に示すようなPN接合基体を
形成する。以下、Ｎ型半導体層６をＮB層６と、
残したＰ型半導体層８をＰB層８と称する。な
お、Ｐ型拡散層８を除去する場合、ＮB層６の一
部まで除去してもよい。
体内に、その両主表面よりガリウムを拡散させ、
Ｎ型半導体層６及びＰ型拡散層８，８を形成す
る。次に第２図におけるＰ型拡散層８，８のうち
どちらか一方をエツチングまたはラツピングによ
つて除去し、第３図に示すようなPN接合基体を
形成する。以下、Ｎ型半導体層６をＮB層６と、
残したＰ型半導体層８をＰB層８と称する。な
お、Ｐ型拡散層８を除去する場合、ＮB層６の一
部まで除去してもよい。
次に第４図に示すようにＰB層８のサイリスタ
部にＮリツチであるＮE層２４を、ＮB層６のダイ
オード部にN+領域２６をそれぞれリンを選択拡
散して形成する。次に第４図に示す主表面２８，
３０よりガリウムを薄く拡散させて、第５図に示
すようにＮB層６に厚さ数μのＰE層３２を形成す
る。このときN+領域２６はガリウムによつてＮ
領域に反転するが、ＮE層２４はＮリツチに形成
してあるのでＰ型には反転しない。最後に第６図
に示すように主表面２８のサイリスタ部及び主表
面３０のダイオード部を二酸化ケイ素膜３３，３
４でそれぞれ被覆した後、金を露出面２８，３０
より拡散させる。
部にＮリツチであるＮE層２４を、ＮB層６のダイ
オード部にN+領域２６をそれぞれリンを選択拡
散して形成する。次に第４図に示す主表面２８，
３０よりガリウムを薄く拡散させて、第５図に示
すようにＮB層６に厚さ数μのＰE層３２を形成す
る。このときN+領域２６はガリウムによつてＮ
領域に反転するが、ＮE層２４はＮリツチに形成
してあるのでＰ型には反転しない。最後に第６図
に示すように主表面２８のサイリスタ部及び主表
面３０のダイオード部を二酸化ケイ素膜３３，３
４でそれぞれ被覆した後、金を露出面２８，３０
より拡散させる。
このようにして製造した逆導通サイリスタのサ
イリスタ部と従来の方法で製造した逆導通サイリ
スタのサイリスタ部のオン電圧―ターンオフタイ
ムの関係を第７図に示す。曲線３６が従来のサイ
リスタ部の特性を表わし、曲線３８がこの発明に
よるサイリスタ部の特性を表わす。同図からも分
るようにこの発明による逆導通サイリスタはＰE
層３２を薄く形成しているので従来よりも低い温
度でＮB層６まで金拡散ができ、よつてターンオ
フタイムを短くできると同時にオン電圧が約
0.3V低くなつている。またＰE層３２が薄いので
サイリスタとダイオードとの分離が完全に行わ
れ、転流失敗が発生しない。また第８図にこの発
明によつて製造した逆導通サイリスタのダイオー
ドと従来の方法によつて製造した逆導通サイリス
タのダイオードとのダイオード電圧―ダイオード
レカバリタイムの関係を示す。曲線４０が従来の
逆導通サイリスタの特性を表わし、曲線４２がこ
の発明による逆導通サイリスタの特性を表わす。
同図からも判るように同一レカバリタイムでもこ
の発明による逆導通サイリスタのダイオード電圧
が約0.2V低くなつている。
イリスタ部と従来の方法で製造した逆導通サイリ
スタのサイリスタ部のオン電圧―ターンオフタイ
ムの関係を第７図に示す。曲線３６が従来のサイ
リスタ部の特性を表わし、曲線３８がこの発明に
よるサイリスタ部の特性を表わす。同図からも分
るようにこの発明による逆導通サイリスタはＰE
層３２を薄く形成しているので従来よりも低い温
度でＮB層６まで金拡散ができ、よつてターンオ
フタイムを短くできると同時にオン電圧が約
0.3V低くなつている。またＰE層３２が薄いので
サイリスタとダイオードとの分離が完全に行わ
れ、転流失敗が発生しない。また第８図にこの発
明によつて製造した逆導通サイリスタのダイオー
ドと従来の方法によつて製造した逆導通サイリス
タのダイオードとのダイオード電圧―ダイオード
レカバリタイムの関係を示す。曲線４０が従来の
逆導通サイリスタの特性を表わし、曲線４２がこ
の発明による逆導通サイリスタの特性を表わす。
同図からも判るように同一レカバリタイムでもこ
の発明による逆導通サイリスタのダイオード電圧
が約0.2V低くなつている。
以上のように、この発明の逆導通サイリスタの
製造方法では、ＮE層２４をＮリツチに形成する
と共にN+領域２６を形成しているので、主表面
２８，３０より不純物を拡散しても、ＮE層２４
はＰ型に反転せず、またN+領域２６の部分を除
いて主表面３０側はＰE層３２に反転する。従つ
て、選択拡散を用いないで、ＰE層３２をＰB層８
に比較して薄くできる。このように、選択拡散を
用いないで、ＰE層３２を薄く形成できるので逆
耐圧が不要な逆導通サイリスタの製造コストを引
下げられる。
製造方法では、ＮE層２４をＮリツチに形成する
と共にN+領域２６を形成しているので、主表面
２８，３０より不純物を拡散しても、ＮE層２４
はＰ型に反転せず、またN+領域２６の部分を除
いて主表面３０側はＰE層３２に反転する。従つ
て、選択拡散を用いないで、ＰE層３２をＰB層８
に比較して薄くできる。このように、選択拡散を
用いないで、ＰE層３２を薄く形成できるので逆
耐圧が不要な逆導通サイリスタの製造コストを引
下げられる。
なお、上記の実施例において、第３図に示すよ
うにＰ型拡散層８の一方を除去した直後に、ガリ
ウムを主表面１２，１４，２８，３０より薄く拡
散してＰE層３２を形成した後に、リンを選択拡
散してＮE層２４を形成することも考えられる
が、リンを選択拡散するときの熱でガリウムが深
く浸透してＰE層３２が厚くなり、オン電圧が高
くなるので好ましくない。
うにＰ型拡散層８の一方を除去した直後に、ガリ
ウムを主表面１２，１４，２８，３０より薄く拡
散してＰE層３２を形成した後に、リンを選択拡
散してＮE層２４を形成することも考えられる
が、リンを選択拡散するときの熱でガリウムが深
く浸透してＰE層３２が厚くなり、オン電圧が高
くなるので好ましくない。
第１図は従来の製造方法で製造した逆導通サイ
リスタの縦断面図、第２図乃至第６図はこの発明
による製造方法で逆導通サイリスタを製造する過
程を示す縦断面図、第７図はこの発明による製造
方法で製造した逆導通サイリスタ及び従来の製造
方法で製造した逆導通サイリスタのサイリスタ部
のオン電圧―タンオフタイム特性図、第８図は同
逆導通サイリスタのダイオード弾圧―レカバリタ
イム特性図である。 ６…第１のＮ型半導体層、８…第１のＰ型半導
体層、２４…第２のＮ型半導体層、３２…第２の
Ｐ型半導体層、３３，３４…二酸化ケイ素膜（マ
スク膜）、２６…N+領域。
リスタの縦断面図、第２図乃至第６図はこの発明
による製造方法で逆導通サイリスタを製造する過
程を示す縦断面図、第７図はこの発明による製造
方法で製造した逆導通サイリスタ及び従来の製造
方法で製造した逆導通サイリスタのサイリスタ部
のオン電圧―タンオフタイム特性図、第８図は同
逆導通サイリスタのダイオード弾圧―レカバリタ
イム特性図である。 ６…第１のＮ型半導体層、８…第１のＰ型半導
体層、２４…第２のＮ型半導体層、３２…第２の
Ｐ型半導体層、３３，３４…二酸化ケイ素膜（マ
スク膜）、２６…N+領域。
Claims (1)
- １ Ｎ型半導体層の両主表面からそれぞれＰ型不
純物を拡散して上記両主表面からそれぞれ所定の
深さまでＰ型半導体層を形成する工程と、上記両
Ｐ型半導体層の一方を除去して第１のＮ型半導体
層と第１のＰ型半導体層とからなるPN接合半導
体基体を形成する工程と、上記基体の第１のＰ型
半導体層の主表面の第１の所定位置と第１のＮ型
半導体層の主表面の第１の所定位置とは対向しな
い第２の所定位置とにＮ型不純物を選択拡散して
第１の所定位置にＮリツチな第２のＮ型半導体層
を第２の所定位置にN+型半導体層を形成する工
程と、第１のＰ型半導体層側の主表面及び第１の
Ｎ型半導体層側の主表面からそれぞれ選択拡散で
きないＰ型不純物を短時間拡散させて第１のＮ型
半導体層側の主表面の第２の所定位置以外の面に
第１のＰ型半導体層の厚さに比較して薄い厚さの
第２のＰ型半導体層を形成する工程とを備える逆
導通サイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1891179A JPS55111169A (en) | 1979-02-19 | 1979-02-19 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1891179A JPS55111169A (en) | 1979-02-19 | 1979-02-19 | Method of manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55111169A JPS55111169A (en) | 1980-08-27 |
| JPS6221277B2 true JPS6221277B2 (ja) | 1987-05-12 |
Family
ID=11984781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1891179A Granted JPS55111169A (en) | 1979-02-19 | 1979-02-19 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55111169A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260174A (ja) * | 1987-04-17 | 1988-10-27 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1979
- 1979-02-19 JP JP1891179A patent/JPS55111169A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55111169A (en) | 1980-08-27 |
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