JPS6018146B2 - Ｍｉｓ型半導体装置の製法 - Google Patents
Ｍｉｓ型半導体装置の製法Info
- Publication number
- JPS6018146B2 JPS6018146B2 JP51071096A JP7109676A JPS6018146B2 JP S6018146 B2 JPS6018146 B2 JP S6018146B2 JP 51071096 A JP51071096 A JP 51071096A JP 7109676 A JP7109676 A JP 7109676A JP S6018146 B2 JPS6018146 B2 JP S6018146B2
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- Japan
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- semiconductor
- electrode
- source
- region
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Local Oxidation Of Silicon (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体装置に関するもので、主として
ＩＭＩＳトランジスタメモリ構成用のＭＩＳ型半導体装
置を対象とする。
ＩＭＩＳトランジスタメモリ構成用のＭＩＳ型半導体装
置を対象とする。
ダイナミックメモリセルで最も簡単なものは、１トラン
ジスタメモリセルである。
ジスタメモリセルである。
ところで、かかるタイプのメモリセルにおいてはＭＩＳ
トランジスタを通じてそれに直列接続された情報蓄積用
容量に情報を記憶させるものであるが、問題となるのは
その情報蓄積用容量より読み出された情報の電位が書き
込み、読み出しデータ線の浮遊容量に分割されるため、
情報蓄積用容量をある程度大きくする必要性のあること
である。アルミニウムゲート型ＭＩＳ−ＬＳＩにメモリ
を構成する場合は、ソース，ドレィン拡散領域の一方を
広く形成し、その一方の領域上の絶縁膜を介して電極を
形成し、例えば米国特許公報ＵＳＰ＊絡７２８６に記載
された構造の素子をつくり、その半導体領域と電極との
間の容量を情報蓄積用容量として用いることができる。
トランジスタを通じてそれに直列接続された情報蓄積用
容量に情報を記憶させるものであるが、問題となるのは
その情報蓄積用容量より読み出された情報の電位が書き
込み、読み出しデータ線の浮遊容量に分割されるため、
情報蓄積用容量をある程度大きくする必要性のあること
である。アルミニウムゲート型ＭＩＳ−ＬＳＩにメモリ
を構成する場合は、ソース，ドレィン拡散領域の一方を
広く形成し、その一方の領域上の絶縁膜を介して電極を
形成し、例えば米国特許公報ＵＳＰ＊絡７２８６に記載
された構造の素子をつくり、その半導体領域と電極との
間の容量を情報蓄積用容量として用いることができる。
しかし、元釆アルミニゥムゲート型ＭＩＳ半導体装置に
おいてゲートとソース，ドレィン間における寄生容量が
大きくなるという問題がある。ところで、セルフアラィ
メント方式によるシリコンゲート型肌Ｓ半導体装置で１
トランジスタメモリをつくる場合は誘電体を構成する絶
縁膜はゲート絶縁膜と同時に形成することから絶縁膜は
厚く、１個のメモリセル当りの占有面積減少に限界があ
る。
おいてゲートとソース，ドレィン間における寄生容量が
大きくなるという問題がある。ところで、セルフアラィ
メント方式によるシリコンゲート型肌Ｓ半導体装置で１
トランジスタメモリをつくる場合は誘電体を構成する絶
縁膜はゲート絶縁膜と同時に形成することから絶縁膜は
厚く、１個のメモリセル当りの占有面積減少に限界があ
る。
又、拡散のため窓開部Ｗ，は容量を構成せず、無駄が生
ずる。本発明はこのような問題を鱗決すべ〈なされたも
ので、その目的はＩＭＯＳメモリセルの占有面積を小さ
くし、集積度の向上を図ることにある。
ずる。本発明はこのような問題を鱗決すべ〈なされたも
ので、その目的はＩＭＯＳメモリセルの占有面積を小さ
くし、集積度の向上を図ることにある。
上記目的を達成するための本発明の基本的構成は、半導
体の能動領域を形成すべき領域の一部に絶縁膜を介して
形成したシリコンゲート電極をマスクとして半導体表面
に不純物をドーブすることによりソース，ドレィン領域
を形成した後、半導体表面を全面的に薄く酸化処理し、
その処理によってできた酸化眼で上記シリコンゲート電
極の表面を保護するとともに、その後、ソース又はドレ
ィンのいずれか一方の領域上に少なくとも上記酸化膜を
介して電極を形成することにより少なくともこの酸化膜
を誘電体とする容量を形成することを特徴とするもので
ある。本発明の他の構成は、半導体の能動領域を形成す
べき領域の一部に絶縁膜を介して形成したシリコンゲー
ト電極をマスクとして半導体表面に不純物をドーブする
ことによりソース，ドレィン領域を形成した後、半導体
表面を薄く酸化処理し、その処理によってできた酸化膜
で上記シリコン電極の表面を保護するとともに、その後
ソース又はドレィンのいずれか一方の領域上に上記酸化
膜と他の誘電体物質膜とからなる多重層膜を形成し、そ
の多重層膜上に電極を形成することにより上記多重層膜
を誘電体とすることを特徴とするものである。
体の能動領域を形成すべき領域の一部に絶縁膜を介して
形成したシリコンゲート電極をマスクとして半導体表面
に不純物をドーブすることによりソース，ドレィン領域
を形成した後、半導体表面を全面的に薄く酸化処理し、
その処理によってできた酸化眼で上記シリコンゲート電
極の表面を保護するとともに、その後、ソース又はドレ
ィンのいずれか一方の領域上に少なくとも上記酸化膜を
介して電極を形成することにより少なくともこの酸化膜
を誘電体とする容量を形成することを特徴とするもので
ある。本発明の他の構成は、半導体の能動領域を形成す
べき領域の一部に絶縁膜を介して形成したシリコンゲー
ト電極をマスクとして半導体表面に不純物をドーブする
ことによりソース，ドレィン領域を形成した後、半導体
表面を薄く酸化処理し、その処理によってできた酸化膜
で上記シリコン電極の表面を保護するとともに、その後
ソース又はドレィンのいずれか一方の領域上に上記酸化
膜と他の誘電体物質膜とからなる多重層膜を形成し、そ
の多重層膜上に電極を形成することにより上記多重層膜
を誘電体とすることを特徴とするものである。
以下本発明を実施例により説明する。
第１図は本発明の一実施例たるＭＩＳ型半導体装置の製
造態様を工程順に示す断面図である。
造態様を工程順に示す断面図である。
‘ａ’半導体基板１の表面を選択酸化してフィールドパ
シベーション用Ｓｉ０２膜２を形成し、次いで、半導体
基板１の表面を全面的に加熱酸化してゲート絶縁膜形成
用Ｓｉ０２腰３を形成する。‘ｂ’次いで、半導体基板
１上にシリコンゲート電極４を形成する。これは、基板
１上に全面的に多結晶シリコン層を気相成長法により形
成した後、その多結晶シリコン層をフオトェッチングす
ることにより形成することができる。そして、このゲー
ト電極４をマスクとして上記ゲート絶縁膜形成用Ｓｉ０
２膜３をエッチングしてゲート絶縁膜３ａを形成し、そ
の状態で不純物拡散処理を施し、ドレィン５、ソース６
の半導体領域を形成する。
シベーション用Ｓｉ０２膜２を形成し、次いで、半導体
基板１の表面を全面的に加熱酸化してゲート絶縁膜形成
用Ｓｉ０２腰３を形成する。‘ｂ’次いで、半導体基板
１上にシリコンゲート電極４を形成する。これは、基板
１上に全面的に多結晶シリコン層を気相成長法により形
成した後、その多結晶シリコン層をフオトェッチングす
ることにより形成することができる。そして、このゲー
ト電極４をマスクとして上記ゲート絶縁膜形成用Ｓｉ０
２膜３をエッチングしてゲート絶縁膜３ａを形成し、そ
の状態で不純物拡散処理を施し、ドレィン５、ソース６
の半導体領域を形成する。
‘ｃ｝ 次いで、半導体表面に加熱酸化処理を施し、薄
い絶縁膜（膜厚例えば７５０Ａ）７を形成する。
い絶縁膜（膜厚例えば７５０Ａ）７を形成する。
この加熱酸化処理によりゲート電極４とドレイン５、ソ
ース６との間に介在することのあるシリコン破片を絶縁
物化したり、あるいは電界集中しやすいシリコン電極表
面の角部、端部を酸化することにより電極の表面状態を
滑らかにし電界集中を防止することができる。しかし、
本発明はこの加熱酸化処理によりゲート電極を保護する
のみならず、後述するようにこの処理によって形成され
た絶縁膜７を誘電体とする情報蓄積用容量を形成するも
のである。
ース６との間に介在することのあるシリコン破片を絶縁
物化したり、あるいは電界集中しやすいシリコン電極表
面の角部、端部を酸化することにより電極の表面状態を
滑らかにし電界集中を防止することができる。しかし、
本発明はこの加熱酸化処理によりゲート電極を保護する
のみならず、後述するようにこの処理によって形成され
た絶縁膜７を誘電体とする情報蓄積用容量を形成するも
のである。
‘ｄ’半導体基板上に多結晶シリコン層を気相成長させ
る。
る。
そして、それをフオトエツチングして、ソース領域６上
に残存するようにし、絶縁膜７を介してソース領域６と
対向する一つの電極８とする。すなわち、この電極８を
形成することにより肌ＳＦＥＴ素子のソース側に情報蓄
積用容量ができることになる。
に残存するようにし、絶縁膜７を介してソース領域６と
対向する一つの電極８とする。すなわち、この電極８を
形成することにより肌ＳＦＥＴ素子のソース側に情報蓄
積用容量ができることになる。
【ｃ’次いで、多層配線のため半導体基板上に絶縁膜９
を気相成長させ、その後、この絶縁膜９の所望部をフオ
トェッチングしてコンタクトホールを形成する。ｍ そ
の後、Ａ〆配線膜１０を形成する。
を気相成長させ、その後、この絶縁膜９の所望部をフオ
トェッチングしてコンタクトホールを形成する。ｍ そ
の後、Ａ〆配線膜１０を形成する。
なお１０ａはＡそ配線膜１０のドレィン領域５とのコン
タクト部である。第２図は各工程における半導体素子部
の状態を示す平面図であり、‘ａ｝は上記実施例におけ
る工程【ａ｝の状態を、【恥ま工程【ｂ｝の状態を、【
ｃ｝は工程‘ｄ’の状態を、｛ｄ’は工程的の状態をそ
れぞれ示す。
タクト部である。第２図は各工程における半導体素子部
の状態を示す平面図であり、‘ａ｝は上記実施例におけ
る工程【ａ｝の状態を、【恥ま工程【ｂ｝の状態を、【
ｃ｝は工程‘ｄ’の状態を、｛ｄ’は工程的の状態をそ
れぞれ示す。
第１図の各図が第２図の各図のＡ−Ａ視断面図にあたる
。第３図ａ，ｂは各種実施例におけるメモリアレイの一
部（メモリセル４個分）を示すレイアウト図であり、相
互の配線関係がよくわかるようにするためのものであり
、同図｛ｄはそれらに対応する配線図である。
。第３図ａ，ｂは各種実施例におけるメモリアレイの一
部（メモリセル４個分）を示すレイアウト図であり、相
互の配線関係がよくわかるようにするためのものであり
、同図｛ｄはそれらに対応する配線図である。
第３図ａ｝に示す実施例は各ドレィン領域をコンタクト
ホール部１０ａを介してＡそ配線１０に接続してなるも
のであるのに対して、第３図‘ｂ’に示す実施例は各ゲ
ートをコンタクトホール４ａを介してＡそ配線１１に接
続してなるものである。
ホール部１０ａを介してＡそ配線１０に接続してなるも
のであるのに対して、第３図‘ｂ’に示す実施例は各ゲ
ートをコンタクトホール４ａを介してＡそ配線１１に接
続してなるものである。
いずれにせよ、本発明においては情報蓄積用容量素子を
構成する誘電体をシリコンゲート表面保護用絶縁膜と同
時に形成するので特に工程を増すことなくシリコンゲー
ト肌Ｓ−ＩＣによる１トランジスタメモリセル用情報蓄
積容量素子を形成することができる。また、ソース（又
はドレィン）領域の面積のすべてを情報蓄積用容量を構
成する電極とすることができ、従釆におけるシリコンゲ
ート肌Ｓ−ＩＣによる１トランジスタメモリセルの場合
よりも同一面積でも大容量が得られる。
構成する誘電体をシリコンゲート表面保護用絶縁膜と同
時に形成するので特に工程を増すことなくシリコンゲー
ト肌Ｓ−ＩＣによる１トランジスタメモリセル用情報蓄
積容量素子を形成することができる。また、ソース（又
はドレィン）領域の面積のすべてを情報蓄積用容量を構
成する電極とすることができ、従釆におけるシリコンゲ
ート肌Ｓ−ＩＣによる１トランジスタメモリセルの場合
よりも同一面積でも大容量が得られる。
なお、情報蓄積用の容量素子の誘電体をＳｉ０２膜と他
の絶縁膜特に誘電率の大きい例えばＳｉ３Ｎ４（ナイト
ラィド）膜との二重層で構成し、シリコンゲートの保護
を強化する一方誘電体の譲函率を全体として従来より大
きく（Ｓｉ３Ｎ４はＳｉ０２より誘電率が数倍大きいか
ら二重層自体の膜厚が従来のＳｉ０２だけの場合よりや
や厚くなっても容量素子の容量を大きくなる）すること
ができる。
の絶縁膜特に誘電率の大きい例えばＳｉ３Ｎ４（ナイト
ラィド）膜との二重層で構成し、シリコンゲートの保護
を強化する一方誘電体の譲函率を全体として従来より大
きく（Ｓｉ３Ｎ４はＳｉ０２より誘電率が数倍大きいか
ら二重層自体の膜厚が従来のＳｉ０２だけの場合よりや
や厚くなっても容量素子の容量を大きくなる）すること
ができる。
本発明はＩＭＩＳトランジスタメモリセル型のＲＡＭ用
ＭＩＳ型半導体装置の製法に広く適用することができる
。
ＭＩＳ型半導体装置の製法に広く適用することができる
。
また、ポリシリコン４とポリシリコン８の間の容量を下
げるため、ＣＶＤなどのデポジション技術によるＣＶＤ
絶縁膜の形成をポリＳｉ４のデポ後に行ない、ポリＳｉ
４のエッチング時にＣＶＤ膜を選択エッチングしてから
同一マスクのもとでポリＳｉ４のエッチングを行なうこ
とも可能である。
げるため、ＣＶＤなどのデポジション技術によるＣＶＤ
絶縁膜の形成をポリＳｉ４のデポ後に行ない、ポリＳｉ
４のエッチング時にＣＶＤ膜を選択エッチングしてから
同一マスクのもとでポリＳｉ４のエッチングを行なうこ
とも可能である。
第１図ａ〜ｆは本発明の一実施例を工程順に示す断面図
である。 第２図ａ〜ｄは上記実施例における各工程の平面図であ
り、具体的にはａは第１図ａの平面図、ｂは第１図ｂの
平面図、ｃは第１図ｄの平面図、ｄは第１図ｆの平面図
である。第３図ａ，ｂはそれぞれ各種実施例におけるメ
モリレィの一部（メモリセル４個分）を示す平面図で、
特に右下りの平行斜線にあたる部分は容量素子を構成す
る電極領域、右上りの平行斜線にあたる部分は上下間相
互接続用コンタクトホール部を示す。第３図ｃはそれぞ
れに共通するメモリアレイの一部を示す配線図である。
１…半導体基板、２…Ｓｊ０２腰、３…ゲート絶縁膜形
成用Ｓｉ０２膜、３ａ・・・ゲート絶縁膜、４・・・ゲ
ート電極、５・・・ドレイン、６・・・ソース、７・・
・薄い絶縁膜（情報蓄積用容量素子の誘電体兼シリコン
ゲート表面保護膜、８・・・ソース領域と対向し、情報
蓄積用容量素子の一方の電極を構成する配線膜、９・・
・上下配線間相互絶縁用絶縁膜、１０・・・ドレィン配
線用Ａク膜、１１…ゲート配線用Ａそ膜。 桁ｌ図 桁乙図 柾３図
である。 第２図ａ〜ｄは上記実施例における各工程の平面図であ
り、具体的にはａは第１図ａの平面図、ｂは第１図ｂの
平面図、ｃは第１図ｄの平面図、ｄは第１図ｆの平面図
である。第３図ａ，ｂはそれぞれ各種実施例におけるメ
モリレィの一部（メモリセル４個分）を示す平面図で、
特に右下りの平行斜線にあたる部分は容量素子を構成す
る電極領域、右上りの平行斜線にあたる部分は上下間相
互接続用コンタクトホール部を示す。第３図ｃはそれぞ
れに共通するメモリアレイの一部を示す配線図である。
１…半導体基板、２…Ｓｊ０２腰、３…ゲート絶縁膜形
成用Ｓｉ０２膜、３ａ・・・ゲート絶縁膜、４・・・ゲ
ート電極、５・・・ドレイン、６・・・ソース、７・・
・薄い絶縁膜（情報蓄積用容量素子の誘電体兼シリコン
ゲート表面保護膜、８・・・ソース領域と対向し、情報
蓄積用容量素子の一方の電極を構成する配線膜、９・・
・上下配線間相互絶縁用絶縁膜、１０・・・ドレィン配
線用Ａク膜、１１…ゲート配線用Ａそ膜。 桁ｌ図 桁乙図 柾３図
Claims (1)
- 【特許請求の範囲】 １ 半導体の能動領域を形成すべき領域の一部に絶縁膜
を介して形成したシリコンゲート電極をマスクとして半
導体表面に不純物をドーブすることによりソース，ドレ
イン領域を形成した後、半導体表面を全面的に薄く酸化
処理して、上記シリコンゲート電極の表面を保護すると
共に上記ソース及びドレイン領域上に延在する酸化膜を
形成し、その後上記ソース又はドレインのいずれか一方
の領域上に少なくとも上記酸化膜を介して容量電極を形
成し、少くとも上記酸化膜を誘電体とする容量を形成す
ることを特徴とするＭＩＳ型半導体装置の製法。 ２ ソース又はドレインのいずれか一方の領域上に少な
くとも酸化膜を介して形成する電極として多結晶シリコ
ンを用いることを特徴とする特開請求の範囲第１項記載
のＭＩＳ型半導体装置の製法。 ３ 半導体の能動領域を形成すべき領域の一部に絶縁膜
を介して形成したシリコンゲート電極をマスクとして半
導体表面に不純物をドーブすることによりソース，ドレ
イン領域を形成した後、半導体表面を薄く酸化処理し、
その処理によつてできた酸化膜で上記シリコン電極の表
面を保護するとともに、その後ソース又はドレインのい
ずれか一方の領域上に上記酸化膜と他の誘電体物質膜と
からなる多重層膜を形成し、その多重層膜上に電極を形
成することにより上記多重層膜を誘電体とする容量を形
成することを特徴とするＭＩＳ型半導体装置の製法。 ４ 上記他の誘電体物質膜としてナイトライド膜を用い
ることを特徴とする特許請求の範囲第３項記載のＭＩＳ
型半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071096A JPS6018146B2 (ja) | 1976-06-18 | 1976-06-18 | Ｍｉｓ型半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51071096A JPS6018146B2 (ja) | 1976-06-18 | 1976-06-18 | Ｍｉｓ型半導体装置の製法 |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105819A Division JPS5925263A (ja) | 1983-06-15 | 1983-06-15 | Ｍｉｓ型半導体集積回路装置 |
| JP58105820A Division JPS5925264A (ja) | 1983-06-15 | 1983-06-15 | Ｍｉｓ集積回路装置 |
| JP58105821A Division JPS5925265A (ja) | 1983-06-15 | 1983-06-15 | Ｍｉｓ型集積回路装置 |
| JP58105818A Division JPS5925262A (ja) | 1983-06-15 | 1983-06-15 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52154378A JPS52154378A (en) | 1977-12-22 |
| JPS6018146B2 true JPS6018146B2 (ja) | 1985-05-09 |
Family
ID=13450654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51071096A Expired JPS6018146B2 (ja) | 1976-06-18 | 1976-06-18 | Ｍｉｓ型半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018146B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153368A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor memory device |
| JPS62131564A (ja) * | 1985-12-03 | 1987-06-13 | Sony Corp | メモリ装置の製造方法 |
-
1976
- 1976-06-18 JP JP51071096A patent/JPS6018146B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52154378A (en) | 1977-12-22 |
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