JPS60182593A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は半導体メモリに係り、さらに具体的には宵き込
みデータのビット幅を自由に選択できる半導体メモリに
関する。

（従来の技術） 近年、生導体集私回路の製造技術の進歩にともない、半
導体メモリの集積度の向上及び記１．は２＝＝の増大と
ともに１き込み／読み出しデータ幅ば１ビツトから８ビ
ツト幅へと拡大し、さらにビット幅の拡大が予惣される
。半導体メモリの基本的な構成は第１図に示すように、
メモリセルを縦横に配列したメモリセルアレイ１と、書
き込み又は読み出したいメモリセルを指定するための行
フ′ドレス５３と列アドレス５４を入力して正と補の対
アドレスを出力する行アドレスバッファ５１と列アドレ
スバッファ５２さらにかかる行アドレスバッファ５１か
もの対アドレスによってメモリセルアレイ１中の１行の
メモリセル群を選択する行選択用デコーク゛４、かかる
メモリセル群から対の列アドレスを用いてＪ〜複数ビッ
トのデータ幅を構成するに必要なメモリセルを選択する
マルチプレクサ２を制御する列選択用デコータ゛３、か
かる選択されたメモリセルに対してデータを書き込むた
めのセル書き込み回路６、かかる選択きれたメモリセル
からデータを読み出し増幅するセンス増幅回路５、半導
体メモリの書き込みデータ／読み出しデータ５５として
半導体メモリ外部と前記セル書き込み回路６およびセン
ス増幅回路５との間でデータ授受を行うためのデータ入
出カバソファ７、および書き込み／読み出し動作と待機
等の制御を行う制御回路５０からなる。特に複数ビット
のデータ幅ｍ（ｒｎ’：ａ２）を列選択用デコーダ３と
マルチプレクサ２で選択する半導体メモリにおいて、１
回の書き込み動作ではかかるデータ幅ｍビットの中で特
定のビット位置のデータのみを書き替える事はできない
。

この要求に対しては、一度データ幅ｍビットのデータを
読み出し、半導体メモリの外部でビット書き替えを行っ
てからデータ幅ｍビットのデータを前記読み出したアド
レスと同一アドレスに書き込む必要がある。このため書
き込みサイクル時間だけでなく読み出しサイクル時間が
必要となり、メモリの利用効率が低下する欠点があった
。

（発明の目的） 本発明は、列選択用デコーダと列選択用マルチプレクサ
ゲートにビット選択用回路とビット選択用マルチプレク
サゲートを加えて、自由なビット書き替えを書き込み動
作のみで可能にした半導体メモリを提供するものである
。

（発明の構成及び作用） 以下図面を参照にして本発明の内容を詳細に説明する。

第２図は本発明に従う半導体メモリの実施例である。図
において、１はメモリセルアレイ’　２１＋ｊ（ｉ＝ｏ
　〜ｎ−１＋　ｊ＝ｏ　〜ｍ−１）は列選択用マルチプ
レクサゲート、３は列選択用デコーダ、４は行選択用デ
コーダ、５０　””’　ｓｍ−ｔはセンス増幅回路、６
ｏ〜６ｍ−１はセル書き込み回路、７ｏ〜７ｍ−５はデ
ータ入出カバソファ、８３．Ｊ（１＝０〜ｎ−１、ｊ＝
ｏ”ｍ−１）はビット選択用マルチプレクサゲート、９
はビット選−択用回路、１０ｏ〜１０　ｍ、Ｌ、はデー
タ選択回路、１１はビットデータ入カバッファである。

実施例では書き込みと読み出しのデータ幅が複数ビット
のメモリ構成（以後、データ幅ｍビットのメモリ構成と
呼称する）である゛場合について示すが、特にかかる複
数ビット数いいかえるとデータｇｗは制限はない。

デー久＠ｍビットの書き込みデータのうち特定のビット
位置のデータのみを１゛き替えたい時の動作（以後ビッ
ト書き替え動作と呼称する）は、ビット制御信号１００
によって、データ選択回路１０６〜１０ｍ−４でデータ
入出カバソファ７゜〜７ｍ−３からのＷき込みデータ１
０１ｏ−１０１，、を非選択にし、逆にビットデータ入
力バッファ１１からのビットデータ１０２を選択してセ
ル書き込み回路６゜〜６ｒｎ−１に送シ、かつビット選
択情報】０３によって１き替えたｂピノｌ−位置に対応
するビット選択線１０４．Ｈ（ｊ＝０〜ｍ−１）をビッ
ト選択用回路９によって駆動してビット選択用マルチプ
レクサゲート８゜、ｊ〜８ｎ−１１Ｊを導通状態にし、
かつ列・アドレス情報１０５によって列選択用デコーダ
３を駆動して列選択線１０Ｊ　（ｉ二〇〜ｎ−１）を選
択し、ｍ個の列選択用マルチプレクザゲー１−２４．。

〜２ｉ　、　ｍ−＋を導通状態にして、書き替えたいビ
ア１−位置に対応したビット線を含むｍ本のビット線１
０７ｉ、。〜１０７ｉ、ｍ−＋を選択することによって
、セル店き込み回路６３（ｊ＝ｏ〜ｍ−１）と書き替え
たいビットに対応するビット線］０７ｉ、ｊ　（ｊ＝Ｏ
−ｍ−１）が列選択用マルチプレクザゲー）２Ｉ、ｊお
よびピント選択層マルチプレクサゲー）　８ｉ、ｊを通
して接続される。一方、外部から入力した行アドレス清
報１０８によって特定される行選択用デコーダ４がワー
ド線１０９（第２図では複数本あるワード線の中で特に
選択された１本のみを表示している。）を駆動してメモ
リセル７レイ１の中からｍＸ’ｎ個のメモリセル１１０
．、ｊ（ｉ−０〜ｎ−１，ｊ＝０〜ｍ−１）を選び、ｍ
ｘｎ本のビット線に接続する。これらのメモリセルの中
から前記のビット線１０７ｉ、ｊ　（ｊ　＝Ｏ〜ｍ−１
のうち１つないし複数）に接続されたメモリセルに対し
て書き替えデータが書き込まれることによってビット選
択情報で指定したビット位置のデータが書き替えられる
。

データ幅ｍビットの書き込みおよび読み出し動作では、
ビット選択用回路９によってビーレト選択用マルチブビ
クサゲー）　８４．ｊをすべて導通状態にしておくこと
Ｋよって、従来のメモリと全く同じく動作できる。

前ＫＬ＋実施例において、ピノ）・選択用回路９の説明
てはピノ［〕）−択１′’；　＊Ｉ３］　０３によって
データ幅＋１１ピノ）−のテ〜り中肪定のピノ）・位γ
ノを指定する回路であるとしたか、詩に喝定の１ビット
を指定して１本のピノＩ選択線を駆動するデコーダてあ
ったり、データ幅Ｉ］ｌビット中の任意の複数のビット
位置を選択１〜で蝮数本のビット選択線を駆動する回路
てあってもよい。

さらに、１］】ビット幅の宵き込みデータの中の複数ビ
ットに異なるデータ値を１き替える場合は、データ選択
回路１０およびビットデータ入力・・ノファ１１を用い
ずに、データ幅ｍビットの１ξき込み読み出し動作に用
いられるデータ入出力バッファ７゜〜７ｎｌ−１を用い
てもよい。

（発明の効果） 以」−説明したように、本発明によれば、データ幅ｍピ
ノ）（ｍ≧２）のメモリにおいて、列選択用マルチブレ
クザゲートに直列にビット選択用マルチノ゛レクザゲー
トを挿入しビット制御信号およびビット選択情報を用い
てかかるビット選択用マルチブレクザゲ−１・を選択駆
動することによって、かかるデータ幅ｍビット中特定の
１ないし複数ビットのビット位置のデータのみを通常の
データ幅ｎ１ビツトの書き込みと同様の１回のメモリ動
作て１き替えることができる。従って、本発明の半導体
メモリでは、データ幅ｍビット以下の任意のビット幅の
１き替え動作が短時間に行え、メモリの使用効率を向上
させることが可能であり、広範囲の利用が期待される。

【図面の簡単な説明】

第１図は従来のメモリの基本構成を示すブロック図、第
２図は本発明に従うメモリ構成の一実施例を示すブロッ
ク図である。 １・・メモリセル７レイ、２・・・マルチプレクサ、２
０，５　（ｉ　＝Ｏ−ｎ−］　、　ｊ　＝Ｏ〜ｒｎ−１
）　＝列選択用マルチプレクサゲート、３・・・列選択
用デコーダ、４・・行選択用デコーダ、５．．５ｏ〜５
ｍ−１・・センス増幅回路、６，６６〜６ｍヨ　セル書
き込み回路、７．７８〜７ｍ−１・・データ入出力バッ
ファ、８１、ｊ（］：］０〜ｎ−］、ｊ＝０〜ｍ−１−
ビット選択用マルチルクヅゲ−１−１９・・ピント選択
用回路、１０６〜】Ｏｍ、−７・データ選択回路、１１
・　ピノｌテーク人カバソファ、５０・・・制御回路、
−５１・・行７トレスバノフア、５２・・・列アドレス
ノ（ノファ、５：つ・・行アドレス、５４・・・列アド
レス、５５・・・書き込みデータ／読み出しデータ、］
００・・ピント制御信号、１０１０〜１０１．、・・癲
き込みデータ、１０２・・・ビットデータ、１０３・・
ビット選択情報、１０４３（ｊ　＝Ｏ−ｍ−１　）　＝
ビット選択線、１０５・・列アドレス情報、１０６、（
ｉ　＝０〜ｎ−］　）　−列選択線、１０７５；　（＋
　−０−ｍ−］　、　ｊ　＝Ｏ−ｍ−１　）−ビット線
、１０８　行アドレス情報、１０９・・ワード線、ＩＩ
Ｊ、ｊ（ｉ　＝０−ｎ−１ｒ　ｊ　＝Ｏ−ｍ−１）　−
−メ　モ　リ　セ　／Ｌ／　。 特許出願人　日本電信電話公社 代　理　人　白　水　常　雄 性１名 矛１　図

Claims (1)

【特許請求の範囲】
1. メモリセルとセンス増幅回路およびセル岩き込み回路と
   の間に直列関係で配置された列選択用マルチプレクサゲ
   ート及びビット選択用マルチブレクザゲートと、列アド
   レス情報によって前記列選択用マルチプレクザゲートを
   選択駆動する列選択月１デコーダと、ビット選択情報に
   よって前記ビット選択用マルチプレクサゲートを選択駆
   動するビット選択用回路とを備えた半導体メモリ。