JPS60182874A

JPS60182874A - 圧縮符号解読回路

Info

Publication number: JPS60182874A
Application number: JP59039126A
Authority: JP
Inventors: Yukio Sasaki; 幸雄佐々木; Masatoshi Kimura; 正利木村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-02-29
Filing date: 1984-02-29
Publication date: 1985-09-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ａｌ　発明の技術分野本発明は圧縮符号解読回路に係り、特にＭＨ（モディフ
ァイドハフマン）符号及びＭＲ（モディファイドリード
）符号化方式により圧縮されたコードを解読する際にお
ける新規なフィルピットの識別回路に関する。

（ｂ）　従来技術と問題点ファクシミリ装置における１ラインのデータは、当該ラ
インの圧縮データと、ＥＯＬ信号（ライン同期信号で０
００００００００００１″なるビット列からなる）と、
フィルピットとの合計からなる。フィルピットは上記合
計がＣＣＩＴＴ、（国際電信電話諮問委員会）標準規格
のメツセージ前手順で定められる伝送時間を超えるよう
に追加される。

追加される場所は１ラインの圧縮データと次のＥＯＬ信
号との間であって、ｏ゛の可変長信号列をもって構成さ
れる。従ってフィルビットは、圧縮データを画像データ
に復元する際には不要であり、これを削除する必要があ
る。

従来フィルピットの削除は、第１図に示すような符号解
読回路で行なっている。以下同図の符号解読回路の構成
及び動作を、ＭＨ符号を解読する例を掲げて説明する。

同図において、１は伝送路を介して送られて来る圧縮デ
ータを一旦記憶するバッファメモリ、２はバッファメモ
リ１からの圧縮データを一旦格納するレジスタ、３及び
４は圧縮データをパラレル−シリアル変換するためのシ
フトレジスタ、５はＭ　Ｈｑｆ号解読ＲＯＭである。な
おＭＨ符号は第２図に、また参考としてＭＲ符号を第３
図に示す。

また第４図は上記符号解読ＲＯＭ５に格納されたデータ
構成を、アドレスと対応して示す図であって、同図に見
られる如く各アドレスに符号パターンが対応し、解読し
ようとする符号パターンの部分と、その後に続く符号を
ｄｏｎ’ｔ　ｃａｒｅビットとして扱う部分とからなる
。そして出力データは、各符号のアドレスに対して、各
々のランレングス（以下ＲＬと記す）と、その符号を構
成する符号ビット数からなる。

６は各ラインの先頭にあるＥＯＬ符号を検知するＥＯＬ
ｉ食知回路、７は解読しようとする符号の白黒を決定す
る色調決定回路である。なお、ＭＨ符号化方式及びＭＲ
符号化方式では、１ラインの最初は白ランで始まり、そ
の後は黒ラン、白ランが交互に現れるよう定められてい
る。８は符号解読ＲＯＭ５から読み出されたデータのう
ちのＲＬデータを格納するレジスタ、９は同じく符号ビ
ット数を格納するレジスタである。１０は符号解読回路
の制御回路で、その主な機能は、上記符号ビット数を得
てそれと同数の符号シフトクロックを発生させ、シフト
レジスタ３．４の圧縮データをシフトすることである。

１１は上記ＲＬを加算して、■ラインの画素数を算出す
る演算回路、１２は演算結果を格納するレジスタ、１３
は演算結果がラインの最終端の画素か否かを判断する比
較回路である。従って同図のＡの値は１ラインの画素数
で、ここでは１７２４　（通常の１判１行の画素数）と
する。

次に本回路の動作を第５図に示す符号例を用いて説明す
る。

伝送路を介して送信側より送られた圧縮データは、一旦
バソファメモリ１に記憶される。この格納された圧縮デ
ータはＩワードずつシフトレジスタ２に読み出され、シ
フトレジスタ３，４によりパラレル−シリアル変換され
る。この動作をＥＯＬ検知回路６で次行の先ｆｕｌｌ（
７）　Ｅ　ＯＬ　（０００００００００００１）符号を
見つけるまで繰り返す。この目的のためにＥ　ＯＬ検知
回路６と符号解読ＲＯＭ５は、シフトレジスタ４に対し
て並列に接続された回路構成としてお（。従ってＥＯＬ
検知回路６でＥＯＬ符号を検知した状態では、ＥＯＬ符
号は符号解読ＲＯＭ５のアドレスにセットされる。そし
て第４図のＥＯＬの項に従って、ＲＬ＝Ｏと符号ビット
数−１２が符号解読ＲＯＭ５がら読み出され、ＲＯＭ５
のアクセス時間だけ待ってレジスタ８．９にそれぞれ格
納される。

レジスタ８に格納されたＲＬは、次段処理回路に送られ
、画像データに再生されるとともに、■ラインのうちで
処理された画素を計算するため、演算回路１１に送られ
る。演算回路１１では、演算結果をレジスタ１２に格納
し、再び演算回路１１に入力することで、処理済みのＲ
Ｌの合計をめている。

比較回路１３では、演算回路１１でめた値が、１ライン
の画素数（この場合１７２Ｂ）と一致するが否かを判断
して、制御回路１ｏに知らせる。ＥＯＬ符号が読み取ら
れた場合、ＥＯＬ符号のＲＬは０であるため、１ライン
の画素数（１７２８）とは一致しない。従って比較回路
１３がらは不一致を示す信号が出力される。

一方レジスタ９に格納された符号ビット数（ＥＯＬの場
合１２）は、制御回路１ｏに入力される。制御回路１０
では、比較回路Ｉ３がらの結果が不一致であることを確
認して、シフトレジスタ３，４内の符号ピントを１２個
シフトする。すると次の符号の白ラン、即ち第５図の例
では先頭の白ランの１４７２（０１００１１’０００　
）が符号解読ＲＯＭ５（７）７ドレスニセットされる。

同図のＷ及びＢは白（Ｗｈｉｔｅ）及び黒（Ｂｌｃｋ）
を示す。

以上の動作を順に白ラン１４７２．白ラン２８．黒ラン
２８．白ラン１９２．白ラン８について繰り返し、ライ
ンの最後の符号白ラン８　（１０１１１）が、符号解読
ＲＯＭ５のアドレスにセットされ、更に前述の動作と同
様に符号解読ＲＯＭ５からの出力がレジスタ８，９に格
納される。

レジスタ８のＲＬ＝８は次段処理回路に送られるととも
に演算回路１１に送られ、先に処理済みの画素数に加算
される。白ラン８まで計算すると、１４７２＋　２８＋
　２８＋　１９２　＋８　＝　１７２８になる。１７２
８ば１ラインの画素数に等しいので、ｌラインの圧縮符
号を解読し終えたことがわかる。１ライン分のデータを
処理し終えたことを確認して制御回路１０では、ＥＯＬ
検知回路６で次のラインのＢＯＬを検知するまでシフト
レジスタ３，４内の圧縮データをシフトし続ける。この
動作によってフィルビット　°０′は読み飛ばされる。

なお、シフトレジスタ３内にデータがなくなつた場合、
レジスタ２のデータをシフトレジスタ３に転送し、且つ
、バッファメモリ１からデータを読み出し、レジスタ２
に格納し、次の動作の準備をしておく。また、白ランと
黒ランは交互に出力されるので、色調決定回路７は一つ
のランが処理された時点で、状態を反転するフリップフ
ロップ回路を用いて構成しである。

第１図に示す圧縮符号解読回路は、フィルビットは１ラ
インの圧縮データとＥＯＬの間に“０゛の可変長信号と
して挿入される点に着目して、ＲＬを加算し１ラインの
符号解読が終了したか否かを判断して、フィルビットを
読み飛ばす回路である。従って符号毎にラインの最終符
号か否かを判断する演算回路、比較回路等の付加回路と
、これを実行する時間が必要である。

以上のようにこの圧縮符号解読回路は付加回路が必要で
あり、そのため処理速度が遅いという問題点がある。

ｔｅｌ　発明の目的本発明の目的は、上記従来回路における演算回路、比較
回路等の付加回路を不要とし、処理速度が速いＭＨ符号
及びＭＲ符号解読回路を提供することにある。

＋ｄ）　発明の構成本発明の特徴は、入力された符号を一時的に格納するシ
フトレジスタと、前記符号のビットパターンに対応する
アドレスに当該符号のビットパターンに対応てるランレ
ングスと符号ビット数とを格納せる符号解読ＲＯＭと、
前記符号解読ＲＯＭから読み出された符号ビット数と同
数のうノットフロツタを発生するシフト回路とを具備し
、前記シフトレジスタに格納された符号のピントパター
ンをアドレスとして前記符号解読ＲＯＭから読み出され
たランレングスを次段処理回路に送出するとともに、該
ビットパターンに対応する符号ビットパターンに対応す
る符号ビット数に対応する数のシフトクロックにより前
記シフトレジスタの内容をシフトする構成において、前
記符号解読ＲＯＭのフィルビットパターンに対応するア
ドレスにそのフィルビットの符号ビット数を格納してお
くことにより、フィルビットが入力されたときは当該ア
ドレスが参照され、フィルビットを符号として処理され
るよう構成したことにある。

（ｅｌ　発明の実施例以下本発明の一実施例を図面を参照しながら説明する。

第６図に本発明に係る圧縮回路の一実施例の構成を示す
。本実施例は前述の従来の圧縮回路における演算回路１
１．レジスタ１２．比較回路１３が除去されるとともに
、符号解読ＲＯＭの内容を異ならしめたものである。

本実施例における符号解読ＲＯＭ５には、第７図に示す
データを付加しである。これによってフィルビットを符
号パター７　’００００００００００００’、ＲＬ−〇
、符号ビット数＝１２の符号として扱うことを可能とし
た。

以下本回路の動作とフィルビットの削除法を、前記第５
図に示した符号例を用いて説明する。

バッファメモリ１に蓄積された圧縮データを読み出して
レジスタ２に格納し、更にシフトレジスタ３に転送し、
シリアルシフトによってシフトレジスタ４に入力する。

この動作で圧縮データをパラレル−シリアル変換し、Ｅ
ＯＬ検知回路６で次ラインの先頭のＥＯＬを検知するま
で繰り返す。

Ｅ　ＯＬを検知した状態では、ＥＯＬ符号は符号解読Ｒ
ＯＭ５のアドレスにもセットされているので、ＲＯＭ５
のアクセス時間だけ待って、レジスタ８及び９にそれぞ
れＲＬ＝０．符号ピント数−１２を格納する。レジスタ
８のＲＬ　’０°　は次段処理回路に送られ画素として
再生される。

一方レジスタ９の符号ビット数゛１２゛　は、制御回路
１０に送られ符号ビット数と同数の１２個のシフトクロ
ックに変換され、シフトレジスタ３，４内の圧縮データ
をシフトする。すると、ＥＯＬ符号の次の符号白ラン１
４７２　（０１００１１０００）が符号解読ＲＯＭ５の
アドレスにセントされる。以上の動作を順に繰り返して
白ラン“８°　（１０１１１）まで処理される。

白ラン°８”のＲＬ＝８は次段処理回路に送られ、符号
ビット数°５゛は、制御回路１０で同数のクロックに変
換される。すると、次に符号解読ＲＯＭ５のアドレスに
現れる符号は、フィルビットの“ｏｏｏｏｏｏｏｏｏｏ
ｏｏ　’である。本発明では、フィルピントも′０′が
１２個の符号として扱うため、第６図に従って、ＲＬ＝
０．符号ビット数−Ｉ２が得られる。次に前述の圧縮符
号同様に、符号ビットを１２個シフトする。この動作を
繰り返して“０”をシフトし続けると、次のＥ　Ｏ’ｌ
−符号をＥＯＩ、検知回路６で検知することが出来る。

Ｅ　ＯＬ符号が検知された時点から再び次のラインの処
理に復帰する。

本回路において、ＥＯＬ検知回路６でＥＯＬパターン°
０００００００００００１　’が出現したならば必ずシ
フトレジスタ３．４のシフトを停止するように回路を構
成すれば、符号解読ＲＯＭ５のフィルビットの符号ビッ
ト数（本例では１２）を１〜ｏｏにすることが出来る。

本実施例ではフィルビットを符号として扱うことが可能
となり、ＲＬの演算回路が不要となり、且つ、演算に要
する時間も不要となったことにより、高速処理が可能に
なった。

なお、本実施例ではＭＨ符号化方式の例を説明したが、
ＭＲ符号化方式において本発明を用いても同様の効果が
得られることは言うまでもない。

ｆｆｌ　発明の効果本発明によれば、符号解読ＲＯＭにフィルビットの処理
データを設け、フィルビットも他の符号と同様の処理を
行うことにより、ラインの最後を見つけるためのＲＬ演
算回路１画素係数回路等の付加回路が不要となり、また
これら付加回路を動作させる時間を節約できるので、高
速処理が可能となる。

【図面の簡単な説明】

第１図は従来の圧縮符号解読回路を示すプロ・７り図、
第２図、第３図はそれぞれＭＨ符号及びＭＲ符号を示す
符号図、第４図は従来の符号解読ＲＯＭに格納されるデ
ータ構成を示す図、第５図は圧縮符号例を示す図、第６
図は本発明の一実施例の圧縮符号解読回路の構成を示す
ブロック図、第７図は本発明の一実施例における符号解
読ＲＯＭ内に付加したデータを示す図である。図において、１はバッファメモリ、２はレジスタ、３及
び４はシフトレジスタ、５は符号解読ＲＯＭ、６はＦ、
ＯＬ検知回路、７は色ｆｉｌ決定回路、８及び９はレジ
スタ、１０は制御回路を示す。第２図第３図手続補正書印釦昭和６０年　／月ｊ７日特許庁長官殿２、発明の名称圧縮符号解読回路３、補正をする者事件との関係　特許出願人住　所　神奈川県用崎市中原区上小田中１０１５番地（
５２２）名称富士通株式会社代表者山本卓眞４、代理人郵便番号　２１１５、補正命令の日付　な　し６、補正により増加する発明の数　な　し７、補正の対
象（１１明細書第１〜２頁に記載の「特許請求の範囲」を
別紙のとおり補正する。（２）明細書第２頁１４〜１５行の［なるビット列から
なる」を「なるピント列」と補正する。（３）明細書第９頁８行の［対応てるＪを「対応する」
と補正する。（４）明細書第１３頁９行の「画素係数」を「画素８１
数」と補正する。９、添付書類の目録特許請求の範囲　１　通以上特許請求の範囲入力された符号を一時的に格納するシフトレジスタと、
前記符号のビットパターンに対応するアドレスに当該符
号のビットパターンにＭ工支ランレングスと符号ビット
数とを格納せる符号解読ＲＯＭと、前記符号解読ＲＯＭ
から読み出された符号ビット数と同数のシフトクロック
を発生するシフト回路とを具備し、前記シフトレジスタ
に格納された符号のビットパターンをアドレスとして前
記符号解読ＲＯＭから読み出されたランレングスを次段
処理回路に送出するとともに、該ビットパターンに対応
する符号ビットパターンに対応する符号ビット数に対応
する数のシフトクロックにより前記シフトレジスタの内
容をシフトする構成において、前記符号解読ＲＯＭのフ
ィルビットパターンに対応するアドレスにそのフィルビ
ットの符号ビット数を格納しておくことにより、フィル
ビットが入力されたときは当該アドレスが参照され、フ
ィルビットを符号として処理されるよう構成したことを
特徴とする圧縮符号解読回路。

Claims

【特許請求の範囲】

入力された符号を一時的に格納するシフトレジスタと、
前記符号のビットパターンに対応するアドレスに当該符
号のビットパターンに対応でるランレングスと符号ビッ
ト数とを格納せる符号解読ＲＯＭと、前記符号解読ＲＯ
Ｍから読み出された符号ビット数と同数のシフトクロッ
クを発生するシフト回路とを具備し、前記シフトレジス
タに格納された符号のビットパターンをアドレスとして
前記符号解読ＲＯＭから読み出されたランレングスを次
段処理回路に送出するとともに、該ピントパターンに対
応する符号ビットパターンに対応する符号ビット数に対
応する数のシフトクロックにより前記シフトレジスタの
内容をシフトする構成において、前記符号解読ＲＯＭの
フィルピントパターンに対応するアドレスにそのフィル
ビットの符号ビット数を格納しておくことにより、フィ
ルピットが入力されたときは当該アドレスが参照され、
フィルピットを符号として処理されるよう構成したこと
を特徴とする圧縮符号解読回路。