JPS60182893A - デジタル・コンバ−ジエンス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はカラーブラウン管を使用した表示装置のディジ
タル・コンバージェンス回路に係り、特に垂直データ間
の補間回路に関する。

〔技術の背景〕

カラーブラウン管では赤・緑・青の三原色を使用してカ
ラーを表現しており、電子銃も３個使用してこれから出
力される３本の電子ビームが螢光面での同一点に集中さ
せることが必要である。ところが螢光面の中央部と周辺
部では電子ビームの偏向点からの距離が異なるため９周
辺部ではシャドウマスクの手前で３つのビームが集中し
、同じ穴を通過しないので色ずれの原因となる。これを
補正するため周知の如く、それぞれの電子銃にコンバー
ジェンス回路を設けて偏向量を補正してぃる。

ところでこのコンバージェンス回路における補正は、従
来アナログ的に行っていたのでその調整に限界がある。

そのため温度特性や経年変化を生じることがある。

それ故、近年、このコンバージェンス回路をディジタル
的に処理することが提案されており、これにより経年変
化の少ないコンバージェンス回路を提供することができ
る。

〔従来技術と問題点〕

従来のディジタル・コンバージェンス回路は。

大別して垂直補間回路を使用しない簡易タイプのものと
、垂直補間回路を使用したタイプのものとあるが、前者
では１フレーム拳メモリの容量を後者のものより数倍大
きくシ、直接り／Ａコンバータに入力する方式であって
メモリを非常に多く必要とするものであるので、後者の
方式の回路を第１図、第２図により説明する。

この場合、第２図（ａｌに示す如く、ブラウン管の水平
方向を１６分割し、垂直方向を１６分割して表示面を２
５６ブロツクに分割した例について説明する。したがっ
て、第２図（ｂ）に示す如く２表示面をアドレス付けす
ると、　ｈ’−１６，ｖ’＝１６となる。また補正量と
して第２図（ｃｌ　＋　（ｄｉに示す如き曲線ＣＶ、Ｃ
Ｈのデータが垂直回路、水平回路に必要であるものとす
る。

第１図において、１はＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏ
ｃｋｅｄＬｏｏｐ）回路、２は水平アドレス発生回路で
あり。

これらの各回路１．２は周波数逓倍回路を構成している
。この例では水平同期信号の１６倍の水平クロックＴｏ
および水平アドレス信号りを出力する。

勿論これらは水平分割数に対応している。

６は垂直同期信号の波形整形回路であり後述するラスク
アドレス発生回路４および垂直アドレス発生回路５のク
リア入力となる。ここでラスクアドレス発生回路４は、
垂直方向のデータを走査線何本毎に行うかを設定するも
のであり表示画面の走査線を５１２本とすれば垂直方向
に１６分割した場合には、５１２÷１６−３２であるの
で、５２本毎に行うのか設定する。例えば、第２図（ｃ
ｌの垂直方向の補正データＶＣ１、ＶＣ２・・・は３２
本毎に設定されるものとなる。垂直アドレス発生回路５
は前記ラスクアドレス発生回路４により＋１されるカウ
ンタであり、垂直分割数までカウントアツプする。

６は水平アドレス発生回路２および垂直アドレス発生回
路５の出力をアドレス入力する１フレームメモリであっ
て１画面分の補正量が記憶されるものであり、　ＲＯＭ
　（Ｒｅｅｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）で構成され
たりＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ　）で構成されたり、ｔたその両方の組合せで構
成される。

この値は３２本の走査線領域つまり垂直方向の１６分割
領域の代表値であるので、各走査線毎の補正量を内挿に
よってめることが必要である。

すなわち、第２図（ａｔのクロック１〜１６を走査する
とき、１フレームメモリ６から出力される補正データは
この６２本の走査線領域を代表するものであり１例えば
走査線１（１１〜１ｈ′）のデータが１フレームメモリ
６から読み出される。このデータは水平方向には、第２
図（ａｔに示す如く、連続的である。ところで走査線２
（２１〜２ｂ’）の補正量は前記代表したデータである
走査線１のデータよし算出することが必要である。この
ため、その１つ前のブロックを構成する３２本の走査線
の代表値（このブロック１の場合にはブロック１６０の
、ブロック２０の場合にはブロック１のデータを別によ
み出してこれをＩＨレジスタ７に保持する。このとき演
算回路８により両者の差をめれば、第２図（ｃｌに示す
如く、垂直方向の補正ｆｆ１（ＶＣｌ−ＶＣ２）の差が
算出される。したがってこの差に、走査線の位置（２１
〜２ｈ’の場合には第２番目）に応じた係数値、すなわ
ち曲線（■の傾斜）による補正量つまり重み係数を係数
ＲＯＭ９からよみ出し、これを前記（ＶＣｌ　−ＶＣ２
）に乗じたものを前記補正データ（すなわち走査線１の
補正量）に加算器１１にて減算（または加算）する。

このようにして第２行目の補正データを加減算して内挿
を行う。このようにして補正されたディジタル・コンバ
ージェンス値はＤ−Ａ変換回路１２でアナログ値に変換
され、これがローパス・フイルタ１３にて平滑化されて
増幅器１４で増幅され。

コンバージェンス・コイル１５に出力されて所定の補正
が行われる。

１フレームメモリ６の容量としては水平方向。

垂直方向ともに１６分割した場合、１６Ｘ１６−２５６
ワードが必要となる。周知のように調整点としては表示
画面上に対応するｈＸｖ個としてもよいし、この中の数
点を選び他の点はマイクロコンピュータ等を用いて一定
の多項式により補間してもよい。

もしＶ′を非常に大きな値（走査線本数と同じ又は数分
の１程度）とすれば、簡易タイプのコンバージェンス回
路となり、後の補間回路は不要となるが、１フレームメ
モリの容量は非常に大きなものとなる。したがって第１
図の如きものの方がハード量が小さくなる。

そして第１図に示す如きディジタル・コンバージェンス
回路は、デルタガン方式のＣＲＴであれば、青ラジアル
、青ラテラル、緑ラジアル、赤ラジアルの４つの回路に
それぞれ設定されている。

ところがこのような回路では、高価な乗算回路を必要と
し、これまた高価なシフトレジスタで構成されているＩ
Ｈレジスタを必要とするため高価なものとならざるを得
なかった。

〔発明の目的〕

本発明は前記の如き高価な乗算器を使用することなく補
間を行うことができるディジタル・コンバージェンス回
路を提供することである。

〔発明の構成〕

この目的を達成するために本発明のディジタル・コンバ
ージェンス回路では、カラーブラウン管を用いた表示装
置のディジタル制御コンバージェンス回路において、１
行目の補正量と２行目の補正量の差と各データ間走査線
の位置とをアドレス入力とし予じめこの２つの量に対応
する補正値が書込まれた補正量格納部を設けたことを特
徴とする。

〔発明の実施例〕

本発明を説明するのに際して、（１）従来回路における
乗算回路の省略、（２）従来回路におけるＩＨレジスタ
の省略、（３）時分割多重化による補間回路の共通利用
化等にしたがって説明する。

（１）　乗算回路を省略した回路構成 従来のディジタル・コンバージェンス回路では。

第３図に示す如く、減算回路８においてＩＨレジスタか
ら送出された１つ前のブロックの値Ａと実際に走査して
いるブロックの値Ｂ（例えばＡは第２図（ｃｌのＶＣＩ
、ＢはＶＣ４２）が伝達され、この差データＡ−Ｂ−Δ
が出力される。そしてラスクアドレス発生回路４から出
力されるラスクアドレス値に応じて係数ＲＯＭ９より重
みづけされた係数が出力され、これらが乗算回路１０で
乗算されて補正量を算出している。

本発明では、第４図ｆａｔに示す如く、補正量ＲＯＭ２
０を使用する。この補正量ＲＯＭ２０には、あらかじめ
ラスクアドレスと、差データΔに対応して乗算後のデー
タを格納しておく。そしてラスクアドレス発生回路４の
出力と減算回路８の出力を直接この補正ｉ１ＲＯＭ２０
のアドレス入力とする。

これによりこの補正量ＲＯＭ２０から前記乗算回路１０
の乗算結果と同一の結果が得られることになり９乗算回
路１０を省略することができる。なお第４図（ａｌのフ
リップフロツブ２１杜減算回路８の出力データを一時保
持するためのものであり、心厚に応じて使用できる。

ここで補正量ＲＯＭ２０のデータは次のようにしてめる
。ラスクアドレス発生回路は１走査線毎にカウントアツ
プし９Ｍ本で０にリセットされるものである。いまラス
クアドレス発生回路の出力をｍとし、減算器の入力をそ
れぞれＡ、Ｂとしその出力△を△−Ａ−Ｂ、キャリアを
Ｃとする。ラスクアドレス発生回路の出力がｍ（ｏ≦ｍ
　＜　Ｍ　。

ｍ＝整数）のときの補正量は（合△）である。

なおとの△には正負があるので、キャリアＣをアドレス
の１つとしてその判別に使用する。ここでは正でＣ−ｒ
ｏ、、１　、負でＣ−ｒＩＪとする。このようＫして予
め補正量を計算して補正量ＲＯＭＫ格納しておけばよい
。第４図（ｂｌでその補正量ＲＯＭの一例を示す。

＋２１１Ｈレジスタを省略した回路構成第５図に前記Ｉ
　Ｈレジスタを省略した本発明の一例を示す。この回路
の特徴は、第１図におけるＩＨレジスタ７を省略し、垂
直アドレス保持用のＦＦ２２．垂直アドレス切替用のマ
ルチプレクサ２３およびデータ保持用のＦＦ２４，２５
を追加したものである。

一般にＩＨレジスタとしては８ビツト×１６ワードのシ
フトレジスタが使用されるが、これは非常に高価であり
通常周辺回路を含めると１フレームメモリより高価なも
のとなる。

水平アドレス発生回路２の入力クロックとして。

１フレームメモリ６の最下位アドレス信号の２倍（又は
回路構成によっては２０倍）の信号Ｔ。を用いる。この
信号Ｔ、はＰＬＬ１により水平同期信号の２倍又は２０
倍の信号を発生させることにより得られる。またラスク
アドレス発生回路４の出方Ｔ１を、垂直アドレス発生回
路５のり四ツクと同時に、垂直アドレス保持用のＦＦ２
２のクロックとしても使用する。このことにより垂直ア
ドレス保持用のＦＦ２２には常に垂直アドレス発生回路
５の１つ前の出方が保持されていることになる。

したがってＦＦ２２に保持される１つ前の垂直アドレス
と、垂直アドレス発生回路５に保持される新しい垂直ア
ドレスをマルチプレクサ２５に入力して前記の信号Ｔｏ
で切替えることにより第６図に示す如く、１フレームメ
モリの垂直アドレスは１′Ｏ ７毎に切替わることになり＋Ｔｏ＝ＩＩ＋Ｊのときに旧
データ保持用のＦＦ２４に１つ前の垂直アドレスにより
出力されたデータが保持され、第１図のＩＨレジスタが
使用されるものと等しくなる。そしてＴ。−ｒＨＪのと
きに新データ保持用のに’　Ｆ　２５に現在の垂直ナト
レスにより出方されたデータが保持されてお松、これら
を減算回路８で減算すればよい。

（３）　アドレスを時分割に切替えることによる補正回
路の共通化 前記第１図に示す従来回路は、１つの偏向系に関するも
のである。それ故２例えばデルタガン・タイプのカラー
・ブラウン管を用いる場合には。

青ラジアル（ＢＲ）、背ラテラル（ＢＬ）、赤ラジアル
（ＲＲ）、緑ラジアル（ＧＲ）の合計４回路が必要とな
る。そこで本発明では第７図（ａｌに示す如く、水平ア
ドレス発生回路２に４進の色切替用カウンタ２６を水平
アドレスカウンタ２７の外に設け１フレームメモリに対
するアドレスに前記色切替用カウンタ２６より出力され
る２ビツトを付加する。この色切替用カウンタ２６はＰ
ＬＬ１より出力されるＴｏをカウントしてＣｏ、ＣＩを
発生する。またデコーダ２Ｂが設けられ、このＣ０１Ｃ
１によりＢＲ，ＢＬ、ＧＲ，ＲＲの各信号を出力する。

このＢＲ−ＲＲの信号は、第７図（ｂ）に示す如く、加
算器１１の出力がセットされてＤ−Ａ変換される前記Ｂ
Ｒ〜ＲＲ用の４個のディジタル・アナログ変換回路１２
〜１２″”に入力されてそのＦＦ部分に対する書込みタ
イミングクロックとなる。

これらの各動作は第８図に示される。すなわち第８図（
ｂｌに示す如く、最下位の水平アドレスＨＯが１ビツト
出力される間に、同（ａｌに示す如く１色切替カウンタ
２６の出力ＣＤは４ビツト出力されることになる。そし
て色切替カウンタ２６の出力Ｃ０２Ｃ１Ｖｃ応じてデコ
ーダ２８は、第８図（ｅ）に示す如く、前記ディジタル
拳アナログ変換回路１２〜１２＃の書込みタイミング信
号ＲＲ〜ＧＲを出力する。これにより第８図（ｄｔに示
す如く、各水平、アドレスに対応する加算回路１１から
出力される補正量がこれらのディジタル・アナログ変換
回路１２〜１２″′に保持され、４種類のコンバージェ
ンス回路にこれらの補正量に相当する１に流が流れる。

なお前記色切替用カウンタ２６の出力Ｃ１を１フレーム
メモリの最上位アドレス、ＣＯをその次のアドレスとす
れば、１フレームメモリ内のデータは第７図（ｃｌに示
す如く配置されることになる。

このように１例えば前記Ｃ０＝ｒＬＪ、ＣＩ　＝ｒＬＪ
のとき肯ラジアル（ＢＲ）のデータを１フレームメモリ
より読み出し、そのデータによる演算結果をディジタル
・アナログ変換回路１２のＦＦ部分にＢＲクロック（デ
コーダ２８より発生）Ｋより書込む。同様にＣＯ−「Ｈ
」、Ｃ１＝「Ｌ」のとき、青ラテラル（ＢＬ）、Ｃｏ−
ｒＬＪ、ＣＩ　−ｒＨＪ　（Ｄとき緑うジフル（’ＯＲ
）’、　ＣＯ＝ｒＨＪ、　Ｃ１−［１月のとき赤ラジア
ル（ＲＲ）を読み出す上うＫすれば、補正回路は１回路
で共同できることになる。

前記（１）〜（３）を総合した本発明のディジタル・コ
ンバージェンス回路の１例を第９図に示す。そしてその
動作説明用のタイムチャートを第１０図に示す。これら
の各図はいずれも前記したものを総合したのみであるの
で具体的説明は省略する。

本発明の更に他の実施例を第１１図および第１２図につ
いて説明する。

第１１図では、前記各実施例で使用される複数の演算回
路を加減算回路８′のみにしたものである。

この加減算回路８′は、最初加減算切替回路３２により
減算を行うように制御されている。そしてマルチプレク
サ３０はＦＦ２４からの旧データが出力されるように制
御されている。したがって加減算回路８′ではｉずＦＦ
２４に保持された旧データとＦＦ２５で保持された新デ
ータによる減算が行われ、この減算結果が減算結果保持
用のＦＦ５１に保持され、この減算結果が補正ｉＲＯＭ
２０のアドレスの一方のデータとなる。補正量ＲＯＭグ
はこの減算結果とラスタアドレス発生回路４からのラス
ク信号にもとづき補正量を出力する。このときマルチプ
レクサ３０はこの補正−［ｉ１ＲＯＭ２０の出力を送出
するように制御されており、加減算回路８′は加算を行
うように加減算切替回路３２から制御されているので、
加減算回路８′ではＦＦ２５から送出される新データと
マルチプレクサ３０から送出される補正量との加算が行
われ、この補正されたデータが出力される。これをその
ときのデータに応じてＦＦ１２〜１２″’に選択的に格
納することになる。このようにすることにより高価な演
算素子を１個に省略することができる。

〔発明の効果〕

本発明によれば、ディジタル・コンバージェンス回路に
おいて、高価な乗算器やＩ　、ｎレジスタを削減できる
のみならず９部品数の大幅な削減ができ、実装効率の高
い回路を作成することができる。

【図面の簡単な説明】

第１図は従来のディジミル・コンバージェンス回路、第
２図はその動ｒｆｔ説明図５ｍ３図は従来の乗算説明図
、第４図は乗算回路を省略した本発明の部分図、第５図
はＩｎレジスタ省略図、第６図は第５図のタイムチャー
ト、第７図は時分割制御状態説明図、第８図は第７図の
タイムチャート。 第９図は本発明を使用したディジタ、ｋｍコンバージェ
ンス回路の一例１．第１０図はそのタイムチャート、第
１１図は本発明を使用したディジタル拳コンバージェン
ス回路の他の例、第１２図はそのタイムチャートである
。 図中、１＃′ｉ、ＰＬＬ回路、２は水平アドレス発生回
路、３はパルス整形回路、４はラスタアドレス発生回路
、５は垂直アドレス発生回路、６は１フレームメモリ、
７はＩ　ｎレジスタ、８は減算回路。 ９は係数ＲＯＭ、１０は乗算回路、１１は加算回路、１
２はＦＦ付ディジタル・アナログ変換回路。 １５はローパス・フィルタ、１４は増幅器、１５はコン
バージェンス・コイル、　２ｏは補正ｉＲ。 Ｍ、２２は垂直アドレス保持用のＦＦ、２３はマルチプ
レクサ、２８はデコーダを示す。 特許出願人　富士通株式会社 代理人弁理士　山　谷　晧　榮 第３　閉 ／１ （ｂ） Ｉ臣　Ｉ Ｌゴー１ 手続補正書（自発） 昭和５９年　９月２６日 ３、補正をする者 事件との関係　特許出願人 住　所　神奈川県用崎市中原区上小田中１０１５番地氏
　名　（５２２）富士通株式会社 代表者山本卓眞 ４、代理人 住　所　東京都千代田区神田淡路町１丁目１９番８号６
、補正の対象　明細書の発明の詳細な説明の欄７、補正
の内容　別紙の通り 補正の内容 （１）明細書第３頁第４行〜第５行を下記の如く補正す
る。 「に限界があり、アナログ回路を多段接続する為に温度
特性の影響や経年変化を生じることがある。」 （２）　同頁第８行の１コンバ一ジエンス回路」を「精
度の良いコンバージェンス回路」と補１Ｅする。 （３）　同第４頁第２行の「明する。」を下記の如く補
正する。 「明する。（ブランキング時間を含む）」（４）同第７
頁第１５行〜第１６行の「したがって−一−−−−−小
さくなる。」を削除する。 以上

Claims (1)

1. 【特許請求の範囲】 （１１カラーブラウン管を用いた表示装置のディジタル
   制御コンバージェンス回路において、１行目の補正量と
   ２行目の補正量の差と各データ間走査線の位置とをアド
   レス入力とし予じめこの２つのｆｔＫ対応する補正量が
   書込まれた補正量格納部を設けたことを特徴とするディ
   ジタル・コンバージェンス回路。 （２）　カラーブラウン管を用いた表示装置のディジｌ
   　ル制６１１コンバージェンス回路において、１行目の
   補正量と２行目の補正量の差と各データ間走査線の位Ｈ
   １とをアドレス入力とし予じめこの２つの量に対応する
   補正量が書込まれた補正量格納部と、予め前行のデータ
   の垂直アドレスを保持する垂直アドレス保持手段と２時
   分割に垂直アドレスを切替える切替出力手段と、データ
   を一時保持するデータ保持手段を設けたことを特徴とす
   るディジタル・コンバージェンス回路。