JPS60183631A - デ−タ一致判定回路 - Google Patents
デ−タ一致判定回路Info
- Publication number
- JPS60183631A JPS60183631A JP3867284A JP3867284A JPS60183631A JP S60183631 A JPS60183631 A JP S60183631A JP 3867284 A JP3867284 A JP 3867284A JP 3867284 A JP3867284 A JP 3867284A JP S60183631 A JPS60183631 A JP S60183631A
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- JP
- Japan
- Prior art keywords
- data
- terminal
- field effect
- level
- effect transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は各々がｎビットからなる２組のデータが一致し
ているか否かを判別する回路に関するものである。
ているか否かを判別する回路に関するものである。
（従来技術）
第１図は８ピツトのデータ一致判定回路の論理図であり
、各々のデータの各ビットごとに排他的論理和をとり、
さらにこれらの出力の論理和をとることにより、２組の
データが一致しているか否かを表わす信号を出力する。
、各々のデータの各ビットごとに排他的論理和をとり、
さらにこれらの出力の論理和をとることにより、２組の
データが一致しているか否かを表わす信号を出力する。
この種の従来回路は排他的論理和ゲート８個と８人力の
ＯＲゲートとの組合せや、排他的否定論理和ゲート８個
と８人力のＮＡＮＤゲートの４１１合せで描成されてい
た。電。
ＯＲゲートとの組合せや、排他的否定論理和ゲート８個
と８人力のＮＡＮＤゲートの４１１合せで描成されてい
た。電。
界効果トランジスタを用いた９１・他的否定ｉ＊ ｑ；
１１１ゲートとして第２図で示す回路が知られておシ、
このゲートを用いてデータ一致判定回路を梠成すれば第
３図で示す回路となる。このように従来回路では多入力
のＮＡＮＤゲートを必要とするため、多入力ゲートのｊ
ｉ＋ｆｆ埋しきい値や駆動能力を一定に保った一！、ま
データ幅をｊ１ｇ加しようとすると多入力ゲート内の電
界効果トランジスタに駆ｓｌＪ （４’Ｅ：力の大きな
トランジスタが必要ど々す、金物１□ｉ： （ＬＲＩ土
（〆こ占める面積など）が増加するという問題があった
。
１１１ゲートとして第２図で示す回路が知られておシ、
このゲートを用いてデータ一致判定回路を梠成すれば第
３図で示す回路となる。このように従来回路では多入力
のＮＡＮＤゲートを必要とするため、多入力ゲートのｊ
ｉ＋ｆｆ埋しきい値や駆動能力を一定に保った一！、ま
データ幅をｊ１ｇ加しようとすると多入力ゲート内の電
界効果トランジスタに駆ｓｌＪ （４’Ｅ：力の大きな
トランジスタが必要ど々す、金物１□ｉ： （ＬＲＩ土
（〆こ占める面積など）が増加するという問題があった
。
特にデータ幅を８ビツトから１６ビツト、１６ビツトか
ら３２ビツトと増加させると、従来のデータ一致判定回
路では金物量が増加し、ＬＳＩ化に適さない。このため
、金物量が少な（ＬＳＩ化に適したデータ一致判別回路
が望塘れていた。
ら３２ビツトと増加させると、従来のデータ一致判定回
路では金物量が増加し、ＬＳＩ化に適さない。このため
、金物量が少な（ＬＳＩ化に適したデータ一致判別回路
が望塘れていた。
（発明の目的）
本発明はワイヤード接続可能で素子数が少ない排他的制
埋和回路で構成されることを特徴とし、その目的は、広
いデータ幅を持つ２組のデータの一致、不一致を判定す
る回路として金物量が小さく ＬＳＩ化に適したデータ
一致４４」定回路を提供することにある。
埋和回路で構成されることを特徴とし、その目的は、広
いデータ幅を持つ２組のデータの一致、不一致を判定す
る回路として金物量が小さく ＬＳＩ化に適したデータ
一致４４」定回路を提供することにある。
（さ１β明のイｊり成）
上記の目的を達成するため、本発明は第１電界効果トラ
ンジスタのソース端子と第２電界効果トランジスタのゲ
ート端子を接続した第１の接続部と第１電、界効果トラ
ンジスタのゲート端子と第２電界効果トランジスタのソ
ース端子？接続した第２の接続部の各々を２つの被判定
データの入力端子とする前記１対の電界効果トランジス
タの各ドレイン端子をダイオードのカソード嬬子へ接続
して得られる単位回路をｎ個設け、前記ｎ個のダイオー
ドのアノード端子を負荷素子の一方の°端子に接続し、
該負荷素子の他方の端子を電源に接続し、前記ｎ個のダ
イオードと前記負荷素子の接続部を出力端子とすること
を特徴とするデータ一致判定回路を発明の一安旨とする
ものである。
ンジスタのソース端子と第２電界効果トランジスタのゲ
ート端子を接続した第１の接続部と第１電、界効果トラ
ンジスタのゲート端子と第２電界効果トランジスタのソ
ース端子？接続した第２の接続部の各々を２つの被判定
データの入力端子とする前記１対の電界効果トランジス
タの各ドレイン端子をダイオードのカソード嬬子へ接続
して得られる単位回路をｎ個設け、前記ｎ個のダイオー
ドのアノード端子を負荷素子の一方の°端子に接続し、
該負荷素子の他方の端子を電源に接続し、前記ｎ個のダ
イオードと前記負荷素子の接続部を出力端子とすること
を特徴とするデータ一致判定回路を発明の一安旨とする
ものである。
次に不発りｊの実施例を添附図面について説明する。な
お実施例は一つの例示であって、本発明の梢神を逸脱し
ない範囲で、種々の変更あるいは改良を行いうろことは
云うまでもない。
お実施例は一つの例示であって、本発明の梢神を逸脱し
ない範囲で、種々の変更あるいは改良を行いうろことは
云うまでもない。
第４図は本発明の実施例を示ｊ−たものであり、２組の
２ビツトデータの一致、不一致を識別する回路例である
。図においてＱ１〜Ｑ６は１１ｊ：界効果トランジスタ
、ｌは負荷素子、２は出力端子、３は電界効果トランジ
スタＱｌ 、 Ｑ２ 、 Ｑ３の接続点、４は電界効果
トランジスタＱ４１ Ｑ５ 、 Ｑ、６の接続点、５〜
８はデータ入力端子、９は単位回路である。本回路は単
位回路９が２個と負荷素子１で悟゛成され、各単イ）′
１回路９はデータ比較を行う電界効果トランジスタＱ２
、 Ｑ３ （あるいは電界効果ｌ・ランジスタＱ５．
Ｑ、６）とワイヤード接続を可能にするためにイτｊ加
した電界効果トランジスタＱｌ （あるいは電界効果ト
ランジスタＱ４ ）より構成される。
２ビツトデータの一致、不一致を識別する回路例である
。図においてＱ１〜Ｑ６は１１ｊ：界効果トランジスタ
、ｌは負荷素子、２は出力端子、３は電界効果トランジ
スタＱｌ 、 Ｑ２ 、 Ｑ３の接続点、４は電界効果
トランジスタＱ４１ Ｑ５ 、 Ｑ、６の接続点、５〜
８はデータ入力端子、９は単位回路である。本回路は単
位回路９が２個と負荷素子１で悟゛成され、各単イ）′
１回路９はデータ比較を行う電界効果トランジスタＱ２
、 Ｑ３ （あるいは電界効果ｌ・ランジスタＱ５．
Ｑ、６）とワイヤード接続を可能にするためにイτｊ加
した電界効果トランジスタＱｌ （あるいは電界効果ト
ランジスタＱ４ ）より構成される。
例えば単位回路９の１つのｔｉ成について説明すると、
電界効果トランジスタＱ２のソースを第１の入力端子５
とし、電界効果トランジスタＱ３のソースを第２の入力
端子６とし、前記の電界効果トランジスタＱ２ 、 Ｑ
３のドレインを互に接続し、この接続点３にηＬ界効果
トランジスタＱ１ のソー・ス金接続し、この電界効果
トランジスタＱ】のドレインを出力端子２に接続すると
共に、電界効果トランジスタＱ２のゲートを入力端子６
に接続し、電界効果トランジスタＱ３のゲートを入ノ〕
端子５に接続する。また電界効果トランジスタＱ１のゲ
ートを出力端子２に接続して構成されているものである
。
電界効果トランジスタＱ２のソースを第１の入力端子５
とし、電界効果トランジスタＱ３のソースを第２の入力
端子６とし、前記の電界効果トランジスタＱ２ 、 Ｑ
３のドレインを互に接続し、この接続点３にηＬ界効果
トランジスタＱ１ のソー・ス金接続し、この電界効果
トランジスタＱ】のドレインを出力端子２に接続すると
共に、電界効果トランジスタＱ２のゲートを入力端子６
に接続し、電界効果トランジスタＱ３のゲートを入ノ〕
端子５に接続する。また電界効果トランジスタＱ１のゲ
ートを出力端子２に接続して構成されているものである
。
次に！動作について説明する。
（ＤＩ 、 Ｄｅ ）と（ＤＩ 、 Ｄｅ ）の２組の
データを比較するため、データ入力端子５にＤの 、デ
ータ入力端子６ＫＤθ、データ入力端子７に１）１．デ
ータ入力端子８にＤｌ を入力する。人力データＤｅ
、 Ｄｅｌがともにローレベルの時几界効呆トランジス
タＱ２１ Ｑ３はカットオフ状態となる。入力データＤ
の、Ｄのがともにハイレベルの時、接続点３はハイレベ
ルまで上昇するが、出力端子２がローレベルで、ちって
も、％、昇効果トランジスタＱ１−のため接続点３から
出力端子２には電流がｂｌすれない。
データを比較するため、データ入力端子５にＤの 、デ
ータ入力端子６ＫＤθ、データ入力端子７に１）１．デ
ータ入力端子８にＤｌ を入力する。人力データＤｅ
、 Ｄｅｌがともにローレベルの時几界効呆トランジス
タＱ２１ Ｑ３はカットオフ状態となる。入力データＤ
の、Ｄのがともにハイレベルの時、接続点３はハイレベ
ルまで上昇するが、出力端子２がローレベルで、ちって
も、％、昇効果トランジスタＱ１−のため接続点３から
出力端子２には電流がｂｌすれない。
このため、出力端子２′ｆ：介し他の入力端子へ電θ１
）。
）。
が流れ込むことによって出力端子２の？ｂ、位が上昇す
る現象が生じない。また入力データＤ＠ 、 Ｄθ′の
うち一力がハイレベルで他方がローレベルの場合、電界
効果トランジスタＱ２あるいはＱ３のいずれかがオン状
態となる。例えば、入力データＤｏがローレベルで人力
データＤの′がハイ１ノベルの場合、電界効果トランジ
スタＱ２がオン状態となり、接続点３の電位をローレベ
ルに下けるようｔｄ界効り２トランジスタＱ２を介して
データ入力端子５へ１１．５流が流れ、出力端子２の電
位をローレベルに下ける。電界効果トランジスタＱ４
ｔ Ｑ５ ｔ Ｑ６で（４成される単位回路９も同様の
動作を行う。したがって、入力データＤのとＤθ、入力
データＤＩとＤＩのうち少なくとも１組が不一致の時、
入力データがローレベルである入力端子へ電流が流れ出
力端子２はローレベルとなる。一方、入力データＤＯと
Ｄθ 、入力データＤＩとＤｌのすべての組が一致する
時、出力端子２はハイレベルとなる。
る現象が生じない。また入力データＤ＠ 、 Ｄθ′の
うち一力がハイレベルで他方がローレベルの場合、電界
効果トランジスタＱ２あるいはＱ３のいずれかがオン状
態となる。例えば、入力データＤｏがローレベルで人力
データＤの′がハイ１ノベルの場合、電界効果トランジ
スタＱ２がオン状態となり、接続点３の電位をローレベ
ルに下けるようｔｄ界効り２トランジスタＱ２を介して
データ入力端子５へ１１．５流が流れ、出力端子２の電
位をローレベルに下ける。電界効果トランジスタＱ４
ｔ Ｑ５ ｔ Ｑ６で（４成される単位回路９も同様の
動作を行う。したがって、入力データＤのとＤθ、入力
データＤＩとＤＩのうち少なくとも１組が不一致の時、
入力データがローレベルである入力端子へ電流が流れ出
力端子２はローレベルとなる。一方、入力データＤＯと
Ｄθ 、入力データＤＩとＤｌのすべての組が一致する
時、出力端子２はハイレベルとなる。
以上の説明は２ビツトデータのデータ一致判定回路に対
して行ったが、一般にｎビットデータのデータ一致判定
回路は単位回路９をｎ個用いることによって実現できる
。第５図は本回路を８ビツトデータの一致判定回路に応
用した例であシ、バッファ回路を伺加しても２９個の素
子で構成でき、配線も単純であシ、少ない金物量で実現
できる。
して行ったが、一般にｎビットデータのデータ一致判定
回路は単位回路９をｎ個用いることによって実現できる
。第５図は本回路を８ビツトデータの一致判定回路に応
用した例であシ、バッファ回路を伺加しても２９個の素
子で構成でき、配線も単純であシ、少ない金物量で実現
できる。
一方、従来のデータ一致判定回路第３図の場合には、３
３個の素子を必要とする、排他的否定論理和ゲートと多
入力ゲートの接続のために配線が複雑となる、多入力ゲ
ートの電界効果トランジスタに駆動能力の大きなトラン
ジスタを必９とするなどの原因により、大きな金物量を
必要とする。
３個の素子を必要とする、排他的否定論理和ゲートと多
入力ゲートの接続のために配線が複雑となる、多入力ゲ
ートの電界効果トランジスタに駆動能力の大きなトラン
ジスタを必９とするなどの原因により、大きな金物量を
必要とする。
（発明の効果）
以上説ψＪしたように、不発ψＪＫよれば判定すべきデ
ータ幅にかかわらず、３個の電界効果トランジスタから
なる単位回路９を付加することによってｎビットデータ
の一致判定を行うことができ、金物量の少ない簡単な回
路構成でｎビットデータのデータ一致判定回路を実現で
きる。したがって、ｎが大きな場合でも本データ一致判
定回路は少ない金物量で実現でき、高密度化を要求され
るＬＳＩの回路として適している効果を有するものであ
る。
ータ幅にかかわらず、３個の電界効果トランジスタから
なる単位回路９を付加することによってｎビットデータ
の一致判定を行うことができ、金物量の少ない簡単な回
路構成でｎビットデータのデータ一致判定回路を実現で
きる。したがって、ｎが大きな場合でも本データ一致判
定回路は少ない金物量で実現でき、高密度化を要求され
るＬＳＩの回路として適している効果を有するものであ
る。
第１図はデータ一致判定回路の論理図、第２図は排他的
否定論理１０ゲート、第３図は従来技術によるデータ一
致判定回路、第４図は本発明によるデータ一致判定回路
、第５図は本発明を８ビツトデータの一致判定回路に応
用した例である。 Ｄθ〜Ｄ７・・入力データ（Ｉ）、 Ｄθ〜Ｄ７’・・
入力データ（Ｉｆ） 、Ｑ １〜Ｑ６・・・電界効果ト
ランジスタ、ｌ・・・負荷素子、２・・出力端子、３・
・電界効果トランジスタＱｌ 、 Ｑ２ 、 Ｑ、３の
接続点、４・・・電界効果トランジスタＱ４ 、 Ｑ５
、 Ｑ６の接続点、５〜８・・・データ入力端子、９
・・・単位回路 特許出願人 第１図 第３図
否定論理１０ゲート、第３図は従来技術によるデータ一
致判定回路、第４図は本発明によるデータ一致判定回路
、第５図は本発明を８ビツトデータの一致判定回路に応
用した例である。 Ｄθ〜Ｄ７・・入力データ（Ｉ）、 Ｄθ〜Ｄ７’・・
入力データ（Ｉｆ） 、Ｑ １〜Ｑ６・・・電界効果ト
ランジスタ、ｌ・・・負荷素子、２・・出力端子、３・
・電界効果トランジスタＱｌ 、 Ｑ２ 、 Ｑ、３の
接続点、４・・・電界効果トランジスタＱ４ 、 Ｑ５
、 Ｑ６の接続点、５〜８・・・データ入力端子、９
・・・単位回路 特許出願人 第１図 第３図
Claims (1)
- 第１電界効果トランジスタのソース端子と第２４１ｉ界
電界効果トランジスタのゲート端子を接続した第１の接
続部と第１電界効果トランジスタのゲート端子と第２電
界効果トランジスタのソース端子を接続した第２の接続
部の各々を２つの被判定データの入力端子とする前記１
対の電界効果トランジスタの各ドレイン端子をダイオー
ドのカソード端子へ接続して得られる単位回路をｎ個設
け、前記ｎ個のダイオードのアノード端子を負荷素子の
一方の端子に接続し、該負荷素子の他方の端子を電源に
接続し、前記ｎ個のダイオードと前記負荷素子の接続部
を出力端子とすることを特徴とするデータ一致判定回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3867284A JPS60183631A (ja) | 1984-03-02 | 1984-03-02 | デ−タ一致判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3867284A JPS60183631A (ja) | 1984-03-02 | 1984-03-02 | デ−タ一致判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183631A true JPS60183631A (ja) | 1985-09-19 |
| JPH0566772B2 JPH0566772B2 (ja) | 1993-09-22 |
Family
ID=12531758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3867284A Granted JPS60183631A (ja) | 1984-03-02 | 1984-03-02 | デ−タ一致判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183631A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188932A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | 一致検出回路 |
-
1984
- 1984-03-02 JP JP3867284A patent/JPS60183631A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188932A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | 一致検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566772B2 (ja) | 1993-09-22 |
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