JPH0566772B2 - - Google Patents
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- Publication number
- JPH0566772B2 JPH0566772B2 JP3867284A JP3867284A JPH0566772B2 JP H0566772 B2 JPH0566772 B2 JP H0566772B2 JP 3867284 A JP3867284 A JP 3867284A JP 3867284 A JP3867284 A JP 3867284A JP H0566772 B2 JPH0566772 B2 JP H0566772B2
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- JP
- Japan
- Prior art keywords
- field effect
- terminal
- data
- effect transistor
- input
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は各々がｎビツトからなる２組のデータ
が一致しているか否かを判別する回路に関するも
のである。
が一致しているか否かを判別する回路に関するも
のである。
（従来技術）
第１図は８ビツトのデータ一致判定回路の論理
図であり、各々のデータの各ビツトごとに排他的
論理和をとり、さらにこれらの出力の論理和をと
ることにより、２組のデータが一致しているか否
かを表わす信号を出力する。この種の従来回路は
排他的論理和ゲート８個と８入力のORゲートと
の組合せや、排他的否定論理和ゲート８個と８入
力のNANDゲートの組合せで構成されていた。
電界効果トランジスタを用いた排他的否定論理和
ゲートとして第２図で示す回路が知られており、
このゲートを用いてデータ一致判定回路を構成す
れば第３図で示す回路となる。このように従来回
路では多入力のNANDゲートを必要とするため、
多入力ゲートの論理しきい値や駆動能力を一定に
保つたままデータ幅を増加しようとすると多入力
ゲート内の電界効果トランジスタに駆動能力の大
きなトランジスタが必要となり、金物量（LSI上
に占める面積など）が増加するという問題があつ
た。特にデータ幅を８ビツトから16ビツト、16ビ
ツトから32ビツトと増加させると、従来のデータ
一致判定回路では金物量が増加し、LSI化に適さ
ない。このため、金物量が少なくLSI化に適した
データ一致判定回路が望まれていた。
図であり、各々のデータの各ビツトごとに排他的
論理和をとり、さらにこれらの出力の論理和をと
ることにより、２組のデータが一致しているか否
かを表わす信号を出力する。この種の従来回路は
排他的論理和ゲート８個と８入力のORゲートと
の組合せや、排他的否定論理和ゲート８個と８入
力のNANDゲートの組合せで構成されていた。
電界効果トランジスタを用いた排他的否定論理和
ゲートとして第２図で示す回路が知られており、
このゲートを用いてデータ一致判定回路を構成す
れば第３図で示す回路となる。このように従来回
路では多入力のNANDゲートを必要とするため、
多入力ゲートの論理しきい値や駆動能力を一定に
保つたままデータ幅を増加しようとすると多入力
ゲート内の電界効果トランジスタに駆動能力の大
きなトランジスタが必要となり、金物量（LSI上
に占める面積など）が増加するという問題があつ
た。特にデータ幅を８ビツトから16ビツト、16ビ
ツトから32ビツトと増加させると、従来のデータ
一致判定回路では金物量が増加し、LSI化に適さ
ない。このため、金物量が少なくLSI化に適した
データ一致判定回路が望まれていた。
（発明の目的）
本発明はワイヤード接続可能で素子数が少ない
排他的論理和回路で構成されることを特徴とし、
その目的は、広いデータ幅を持つ２組のデータの
一致、不一致を判定する回路として金物量が小さ
くLSI化に適したデータ一致判定回路を提供する
ことにある。
排他的論理和回路で構成されることを特徴とし、
その目的は、広いデータ幅を持つ２組のデータの
一致、不一致を判定する回路として金物量が小さ
くLSI化に適したデータ一致判定回路を提供する
ことにある。
（発明の構成）
上記の目的を達成するため、本発明は第１電界
効果トランジスタのソース端子と第２電界効果ト
ランジスタのゲート端子を接続した第１の接続部
と第１電界効果トランジスタのゲート端子と第２
電界効果トランジスタのソース端子を接続した第
２の接続部の各々を２つの被判定データの入力端
子とする前記１対の電界効果トランジスタの各ド
レイン端子をダイオードのカソード端子へ接続し
て得られる単位回路をｎ個設け、前記ｎ個のダイ
オードのアノード端子を負荷素子の一方の端子に
接続し、該負荷素子の他方の端子を電源に接続
し、前記ｎ個のダイオードと前記負荷素子の接続
部を出力端子とすることを特徴とするデータ一致
判定回路を発明の要旨とするものである。
効果トランジスタのソース端子と第２電界効果ト
ランジスタのゲート端子を接続した第１の接続部
と第１電界効果トランジスタのゲート端子と第２
電界効果トランジスタのソース端子を接続した第
２の接続部の各々を２つの被判定データの入力端
子とする前記１対の電界効果トランジスタの各ド
レイン端子をダイオードのカソード端子へ接続し
て得られる単位回路をｎ個設け、前記ｎ個のダイ
オードのアノード端子を負荷素子の一方の端子に
接続し、該負荷素子の他方の端子を電源に接続
し、前記ｎ個のダイオードと前記負荷素子の接続
部を出力端子とすることを特徴とするデータ一致
判定回路を発明の要旨とするものである。
次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは云うまでもない。
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲で、種々の変更あるいは改
良を行いうることは云うまでもない。
第４図は本発明の実施例を示したものであり、
２組の２ビツトデータの一致、不一致を識別する
回路例である。図においてＱ１〜Ｑ６は電界効果
トランジスタ、１は負荷素子、２は出力端子、３
は電界効果トランジスタＱ１．Ｑ２，Ｑ３の接続
点、４は電界効果トランジスタＱ４，Ｑ５，Ｑ６
の接続点、５〜８はデータ入力端子、９は単位回
路である。本回路は単位回路９が２個と負荷素子
１で構成され、各単位回路９はデータ比較を行う
電界効果トランジスタＱ２，Ｑ３（あるいは電界
効果トランジスタＱ５，Ｑ６）とワイヤード接続
を可能にするために付加した電界効果トランジス
タＱ１（あるいは電界効果トランジスタＱ４）よ
り構成される。
２組の２ビツトデータの一致、不一致を識別する
回路例である。図においてＱ１〜Ｑ６は電界効果
トランジスタ、１は負荷素子、２は出力端子、３
は電界効果トランジスタＱ１．Ｑ２，Ｑ３の接続
点、４は電界効果トランジスタＱ４，Ｑ５，Ｑ６
の接続点、５〜８はデータ入力端子、９は単位回
路である。本回路は単位回路９が２個と負荷素子
１で構成され、各単位回路９はデータ比較を行う
電界効果トランジスタＱ２，Ｑ３（あるいは電界
効果トランジスタＱ５，Ｑ６）とワイヤード接続
を可能にするために付加した電界効果トランジス
タＱ１（あるいは電界効果トランジスタＱ４）よ
り構成される。
例えば単位回路９の１つの構成について説明す
ると、電界効果トランジスタＱ２のソースを第１
の入力端子５とし、電界効果トランジスタＱ３の
ソースを第２の入力端子６とし、前記の電界効果
トランジスタＱ２，Ｑ３のドレインを互に接続
し、この接続点３に電界効果トランジスタＱ１の
ソースを接続し、この電界効果トランジスタＱ１
のドレインを出力端子２に接続すると共に、電界
効果トランジスタＱ２のゲートを入力端子６に接
続し、電界効果トランジスタＱ３のゲートを入力
端子５に接続する。また電界効果トランジスタＱ
１のゲートを出力端子２に接続して構成されてい
るものである。
ると、電界効果トランジスタＱ２のソースを第１
の入力端子５とし、電界効果トランジスタＱ３の
ソースを第２の入力端子６とし、前記の電界効果
トランジスタＱ２，Ｑ３のドレインを互に接続
し、この接続点３に電界効果トランジスタＱ１の
ソースを接続し、この電界効果トランジスタＱ１
のドレインを出力端子２に接続すると共に、電界
効果トランジスタＱ２のゲートを入力端子６に接
続し、電界効果トランジスタＱ３のゲートを入力
端子５に接続する。また電界効果トランジスタＱ
１のゲートを出力端子２に接続して構成されてい
るものである。
次に動作について説明する。
Ｄ１，Ｄ０とＤ１′，Ｄ０′の２組のデータを比
較するため、データ入力端子５にＤ０、データ入
力端子６にＤ０′、データ入力端子７にＤ１、デ
ータ入力端子８にＤ１′を入力する。入力データ
Ｄ０，Ｄ０′がともにローレベルの時電界効果ト
ランジスタＱ２，Ｑ３はカツトオフ状態となる。
入力データＤ０，Ｄ０′がともにハイレベルの時、
接続点３はハイレベルまで上昇するが、出力端子
２がローレベルであつても、電界効果トランジス
タＱ１のため接続点３から出力端子２には電流が
流れない。このため、出力端子２を介し他の入力
端子へ電流が流れ込むことによつて出力端子２の
電位が上昇する現象が生じない。また入力データ
Ｄ０，Ｄ０′のうち一方がハイレベルで他方がロ
ーレベルの場合、電界効果トランジスタＱ２ある
いはＱ３のいずれかがオン状態となる。例えば、
入力データＤ０がローレベルで入力データＤ０′
がハイレベルの場合、電界効果トランジスタＱ２
がオン状態となり、接続点３の電位をローレベル
に下げるよう電界効果トランジスタＱ２を介して
データ入力端子５へ電流が流れ、出力端子２の電
位をローレベルに下げる。電界効果トランジスタ
Ｑ４，Ｑ５，Ｑ６で構成される単位回路９も同様
の動作を行う。したがつて、入力データＤ０とＤ
０′、入力データＤ１とＤ１′のうち少なくとも１
組が不一致の時、入力データがローレベルである
入力端子へ電流が流れ出力端子２はローレベルと
なる。一方、入力データＤ０とＤ０′、入力デー
タＤ１とＤ１′のすべての組が一致する時、出力
端子２はハイレベルとなる。
較するため、データ入力端子５にＤ０、データ入
力端子６にＤ０′、データ入力端子７にＤ１、デ
ータ入力端子８にＤ１′を入力する。入力データ
Ｄ０，Ｄ０′がともにローレベルの時電界効果ト
ランジスタＱ２，Ｑ３はカツトオフ状態となる。
入力データＤ０，Ｄ０′がともにハイレベルの時、
接続点３はハイレベルまで上昇するが、出力端子
２がローレベルであつても、電界効果トランジス
タＱ１のため接続点３から出力端子２には電流が
流れない。このため、出力端子２を介し他の入力
端子へ電流が流れ込むことによつて出力端子２の
電位が上昇する現象が生じない。また入力データ
Ｄ０，Ｄ０′のうち一方がハイレベルで他方がロ
ーレベルの場合、電界効果トランジスタＱ２ある
いはＱ３のいずれかがオン状態となる。例えば、
入力データＤ０がローレベルで入力データＤ０′
がハイレベルの場合、電界効果トランジスタＱ２
がオン状態となり、接続点３の電位をローレベル
に下げるよう電界効果トランジスタＱ２を介して
データ入力端子５へ電流が流れ、出力端子２の電
位をローレベルに下げる。電界効果トランジスタ
Ｑ４，Ｑ５，Ｑ６で構成される単位回路９も同様
の動作を行う。したがつて、入力データＤ０とＤ
０′、入力データＤ１とＤ１′のうち少なくとも１
組が不一致の時、入力データがローレベルである
入力端子へ電流が流れ出力端子２はローレベルと
なる。一方、入力データＤ０とＤ０′、入力デー
タＤ１とＤ１′のすべての組が一致する時、出力
端子２はハイレベルとなる。
以上の説明は２ビツトデータのデータ一致判定
回路に対して行つたが、一般にｎビツトデータの
データ一致判定回路は単位回路９をｎ個用いるこ
とによつて実現できる。第５図は本回路を８ビツ
トデータの一致判定回路に応用した例であり、バ
ツフア回路を付加しても29個の素子で構成でき、
配線も単純であり、少ない金物量で実現できる。
一方、従来のデータ一致判定回路第３図の場合に
は、33個の素子を必要とする、排他的否定論理和
ゲートと多入力ゲートの接続のために配線が複雑
となる、多入力ゲートの電界効果トランジスタに
駆動能力の大きなトランジスタを必要とするなど
の原因により、大きな金物量を必要とする。
回路に対して行つたが、一般にｎビツトデータの
データ一致判定回路は単位回路９をｎ個用いるこ
とによつて実現できる。第５図は本回路を８ビツ
トデータの一致判定回路に応用した例であり、バ
ツフア回路を付加しても29個の素子で構成でき、
配線も単純であり、少ない金物量で実現できる。
一方、従来のデータ一致判定回路第３図の場合に
は、33個の素子を必要とする、排他的否定論理和
ゲートと多入力ゲートの接続のために配線が複雑
となる、多入力ゲートの電界効果トランジスタに
駆動能力の大きなトランジスタを必要とするなど
の原因により、大きな金物量を必要とする。
（発明の効果）
以上説明したように、本発明によれば判定すべ
きデータ幅にかかわらず、３個の電界効果トラン
ジスタからなる単位回路９を付加することによつ
てｎビツトデータの一致判定を行うことができ、
金物量の少ない簡単な回路構成でｎビツトデータ
のデータ一致判定回路を実現できる。したがつ
て、ｎが大きな場合でも本データ一致判定回路は
少ない金物量で実現でき、高密度化を要求される
LSIの回路として適している効果を有するもので
ある。
きデータ幅にかかわらず、３個の電界効果トラン
ジスタからなる単位回路９を付加することによつ
てｎビツトデータの一致判定を行うことができ、
金物量の少ない簡単な回路構成でｎビツトデータ
のデータ一致判定回路を実現できる。したがつ
て、ｎが大きな場合でも本データ一致判定回路は
少ない金物量で実現でき、高密度化を要求される
LSIの回路として適している効果を有するもので
ある。
第１図はデータ一致判定回路の論理図、第２図
は排他的否定論理和ゲート、第３図は従来技術に
よるデータ一致判定回路、第４図は本発明による
データ一致判定回路、第５図は本発明を８ビツト
データの一致判定回路に応用した例である。 Ｄ０〜Ｄ７……入力データＩ、Ｄ０′〜Ｄ７′…
…入力データ、Ｑ１〜Ｑ６……電界効果トラン
ジスタ、１……負荷素子、２……出力端子、３…
…電界効果トランジスタＱ１，Ｑ２，Ｑ３の接続
点、４……電界効果トランジスタＱ４，Ｑ５，Ｑ
６の接続点、５〜８……データ入力端子、９……
単位回路。
は排他的否定論理和ゲート、第３図は従来技術に
よるデータ一致判定回路、第４図は本発明による
データ一致判定回路、第５図は本発明を８ビツト
データの一致判定回路に応用した例である。 Ｄ０〜Ｄ７……入力データＩ、Ｄ０′〜Ｄ７′…
…入力データ、Ｑ１〜Ｑ６……電界効果トラン
ジスタ、１……負荷素子、２……出力端子、３…
…電界効果トランジスタＱ１，Ｑ２，Ｑ３の接続
点、４……電界効果トランジスタＱ４，Ｑ５，Ｑ
６の接続点、５〜８……データ入力端子、９……
単位回路。
Claims (1)
- １ 第１電界効果トランジスタのソース端子と第
２電界電界効果トランジスタのゲート端子を接続
した第１の接続部と第１電界効果トランジスタの
ゲート端子と第２電界効果トランジスタのソース
端子を接続した第２の接続部の各々を２つの被判
定データの入力端子とする前記１対の電界効果ト
ランジスタの各ドレイン端子をダイオードのカソ
ード端子へ接続して得られる単位回路をｎ個設
け、前記ｎ個のダイオードのアノード端子を負荷
素子の一方の端子に接続し、該負荷素子の他方の
端子を電源に接続し、前記ｎ個のダイオードと前
記負荷素子の接続部を出力端子とすることを特徴
とするデータ一致判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3867284A JPS60183631A (ja) | 1984-03-02 | 1984-03-02 | デ−タ一致判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3867284A JPS60183631A (ja) | 1984-03-02 | 1984-03-02 | デ−タ一致判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183631A JPS60183631A (ja) | 1985-09-19 |
| JPH0566772B2 true JPH0566772B2 (ja) | 1993-09-22 |
Family
ID=12531758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3867284A Granted JPS60183631A (ja) | 1984-03-02 | 1984-03-02 | デ−タ一致判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183631A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188932A (ja) * | 1988-01-22 | 1989-07-28 | Sharp Corp | 一致検出回路 |
-
1984
- 1984-03-02 JP JP3867284A patent/JPS60183631A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60183631A (ja) | 1985-09-19 |
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