JPS60183764A - ＧａＡｓ論理回路装置 - Google Patents
ＧａＡｓ論理回路装置Info
- Publication number
- JPS60183764A JPS60183764A JP59038754A JP3875484A JPS60183764A JP S60183764 A JPS60183764 A JP S60183764A JP 59038754 A JP59038754 A JP 59038754A JP 3875484 A JP3875484 A JP 3875484A JP S60183764 A JPS60183764 A JP S60183764A
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- JP
- Japan
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- electrode
- pull
- fet
- fets
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、スーパバッファのＧａＡｓ論理回路装置に関
する。
する。
（技術的背景）
プルアップ電界効果トランジスタを対で用い且つゾルダ
ウン電界効果トランジスタを対で用いるスー・ぐバッフ
ァ論理回路は、米国特許第３．７７５，６９３号ＢＡｉ
ａ書を初めとして種々の文献で開示されているが、特に
ＧａＡｓの金属接触電界効果トランジスタ（以下単にＦ
ＥＴという）を単位素子とした開示は少ない。スーツ４
バツフア論理回路は駆動能力が大きいことを特徴とする
ものであるが、ＧａＡｓ ＦＥＴ自体の駆動能力が比較
的小さいため、更に敗色する必要がある。
ウン電界効果トランジスタを対で用いるスー・ぐバッフ
ァ論理回路は、米国特許第３．７７５，６９３号ＢＡｉ
ａ書を初めとして種々の文献で開示されているが、特に
ＧａＡｓの金属接触電界効果トランジスタ（以下単にＦ
ＥＴという）を単位素子とした開示は少ない。スーツ４
バツフア論理回路は駆動能力が大きいことを特徴とする
ものであるが、ＧａＡｓ ＦＥＴ自体の駆動能力が比較
的小さいため、更に敗色する必要がある。
（発明の目的）
本発明の目的は、前段に対する負荷、具体的には前段か
ら見た合口ゲート幅を増加させないで出力頁＜ｊ、ｌｉ
駆動能力を高めるととにある。
ら見た合口ゲート幅を増加させないで出力頁＜ｊ、ｌｉ
駆動能力を高めるととにある。
（発明の概茨）
本発明は、第１プルア、ゾＦＥＴがアノ０レツンヨン形
であって小面、積電に形成できる点に着目しプこもので
あり、第１シルア、ゾＦＥＴと全ての；７； ｌノルグ
ウント’ＥＴを大略帯状の第１活性領域に形１表し、第
２ノ０ルアツノ０１”ＥＴと全ての第２７０ルグウノ月
＞′ＩＩ’とを大略帯状の第２活性領域に形成し、１）
っ２７′＋； １話１に１，１頂域幅よりも第２活、ｉ
トＪ−領域のそれ３１人Ｇぐすることによって、合；１
１のり゛ ｌ”ｌ’ｕｊを変えることブｉぐ、出力頁ｔ
ｒｉ“ｆ、ｊｉ（４動能力を１．各列てきるようにしだ
ものである。
であって小面、積電に形成できる点に着目しプこもので
あり、第１シルア、ゾＦＥＴと全ての；７； ｌノルグ
ウント’ＥＴを大略帯状の第１活性領域に形１表し、第
２ノ０ルアツノ０１”ＥＴと全ての第２７０ルグウノ月
＞′ＩＩ’とを大略帯状の第２活性領域に形成し、１）
っ２７′＋； １話１に１，１頂域幅よりも第２活、ｉ
トＪ−領域のそれ３１人Ｇぐすることによって、合；１
１のり゛ ｌ”ｌ’ｕｊを変えることブｉぐ、出力頁ｔ
ｒｉ“ｆ、ｊｉ（４動能力を１．各列てきるようにしだ
ものである。
（実施例）
不発明の一実施例を第］図〜第、Ｊ図４用いて説ｊＪＪ
する。
する。
第１図はＮｏ１ｔ論理の回路１ン］てあり、１ｏｊは電
源電位線であり、２θは接地′１１′、位線であり、Ｑ
、ｉ。
源電位線であり、２θは接地′１１′、位線であり、Ｑ
、ｉ。
はデゾレ、・／３ン形第１フ０ルアツノ°Ｉ＝”Ｅ１’
であってそのドレイン電極が電源電位線ｌθへ且っケ゛
−１・電極及びソース′ｉ（夕がＡ点に接続されたもの
てあシ、Ｑ）１〜Ｑノ３は夫々エンハンスノンＩ・形第
１ゾルダウンＦＥＴであって互−いに並列（ｌＣ接ｂｅ
さ、１シテ夫々の１゛レイン電極がＡ点−′〜且つ夫々
のソース電（１夕が接地電位線２θへ接続されたもので
ある。
であってそのドレイン電極が電源電位線ｌθへ且っケ゛
−１・電極及びソース′ｉ（夕がＡ点に接続されたもの
てあシ、Ｑ）１〜Ｑノ３は夫々エンハンスノンＩ・形第
１ゾルダウンＦＥＴであって互−いに並列（ｌＣ接ｂｅ
さ、１シテ夫々の１゛レイン電極がＡ点−′〜且つ夫々
のソース電（１夕が接地電位線２θへ接続されたもので
ある。
Ｑ ２ ｏ （を士エンノヘンスノンＥ 形第２ン０ル
アノン０１・’ＥＴてあってぞの１゛レイン電僕が′市
源電荀、腺Ｊθへ」−１゜つり−１・’；ｔＬ４りがＡ
点へ更にソース電硯が出カ付“計ｊパ０であるＢ点へ接
に、′〔されたものであり、Ｑ ２１ ・−Ｑ ２３
（−、、Ｌ 人々エンハンスメント形第２ ：、／’ル
グウンＦＥＴてあって互いに並列に接続さ７１して人／
Ｚの１゛レイン電）全がＢ点へソース重臣かＪを地組６
′Ｌ線へ接）ン゛。
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点へ更にソース電硯が出カ付“計ｊパ０であるＢ点へ接
に、′〔されたものであり、Ｑ ２１ ・−Ｑ ２３
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グウンＦＥＴてあって互いに並列に接続さ７１して人／
Ｚの１゛レイン電）全がＢ点へソース重臣かＪを地組６
′Ｌ線へ接）ン゛。
され／こものである。ぞして、第１ゾルダウンＦ’ｌ’
：Ｔと第２プルダウンＦＥＴとＱ対（Ｓする対Ｑｌｌと
Ｑ２１．Ｑ１２とＱ２２、Ｑ１３とＱ２゜）（・）ン一
１ ＆：’ｆ、人々接ｈニされて夫々ノ入力＋７１１１
ｊ子Ｓ １ 、 Ｓ ２゜Ｓ 、７へ接続されている。
：Ｔと第２プルダウンＦＥＴとＱ対（Ｓする対Ｑｌｌと
Ｑ２１．Ｑ１２とＱ２２、Ｑ１３とＱ２゜）（・）ン一
１ ＆：’ｆ、人々接ｈニされて夫々ノ入力＋７１１１
ｊ子Ｓ １ 、 Ｓ ２゜Ｓ 、７へ接続されている。
第２図と第３図は第１図に示したＮＯＲ論理回路の構成
を示したものであって、第２図は絶縁膜を省いて示した
平面図、第３図は第２図の１−１線に沿った断面図であ
る。
を示したものであって、第２図は絶縁膜を省いて示した
平面図、第３図は第２図の１−１線に沿った断面図であ
る。
第２図において、３０は半絶縁性ＧａＡｓ基板、４ノは
１０μ？２１幅の大略・１１；−状に形成され且つ一部
が５ 、（７ｎ１幅である第１活性領域、４２は２０μ
ｍ幅の第２７ｆｉ性領域、５０〜５３は夫々ショットギ
電極であって自活性領域４）、４２を横切るように形成
されて、第１系統のＦＥｉ’であるＱＩＯ〜Ｑノ３がｕ
’； １活、ｌ′、ｌ領域４ノに形成され、第２系統の
Ｑ ２ Ｆ）〜Ｑ２３が第２活性領域に形成される。
１０μ？２１幅の大略・１１；−状に形成され且つ一部
が５ 、（７ｎ１幅である第１活性領域、４２は２０μ
ｍ幅の第２７ｆｉ性領域、５０〜５３は夫々ショットギ
電極であって自活性領域４）、４２を横切るように形成
されて、第１系統のＦＥｉ’であるＱＩＯ〜Ｑノ３がｕ
’； １活、ｌ′、ｌ領域４ノに形成され、第２系統の
Ｑ ２ Ｆ）〜Ｑ２３が第２活性領域に形成される。
第３図を参照するに、第２活１生領ノ或４２中にζつ１
５個のｎ領域が形成されており、それらとオーミック接
触するオーミック電極６０〜６４か形成されており、第
２シルア、プＦ１シＴであるＱ ２０ ｉｌｌ：、電源
電位線１０−・Ｊ※続された電極６θをドレイン電極と
し、電極６ノをソース電検とし、これらと７ヨソトキ電
極、りθとて構成される。同様に第２プルダウンＦＥｉ
’であるＱ２１は、電極６ノをドレイン電極とし、電極
６２をソース４ｕ（似とし、と：ＬＬらと７ヨツトキ電
極５）と６゛こよって（１−ν成さハ、同様すてＱ２２
は電極６３，６２．、う２υこよって、Ｑ２３は電極に
３＋ ６４ ＋ ５ Ｊによって構成される。なお、
第３図において７０は絶豚１摸である。
５個のｎ領域が形成されており、それらとオーミック接
触するオーミック電極６０〜６４か形成されており、第
２シルア、プＦ１シＴであるＱ ２０ ｉｌｌ：、電源
電位線１０−・Ｊ※続された電極６θをドレイン電極と
し、電極６ノをソース電検とし、これらと７ヨソトキ電
極、りθとて構成される。同様に第２プルダウンＦＥｉ
’であるＱ２１は、電極６ノをドレイン電極とし、電極
６２をソース４ｕ（似とし、と：ＬＬらと７ヨツトキ電
極５）と６゛こよって（１−ν成さハ、同様すてＱ２２
は電極６３，６２．、う２υこよって、Ｑ２３は電極に
３＋ ６４ ＋ ５ Ｊによって構成される。なお、
第３図において７０は絶豚１摸である。
又、同様に第１活性領域４）には、シー、、トキ電イヴ
５０〜５３、オーミック電極（ｉ ０ 、６２ 、６４
並ひに第１活性領域４）でオーミック接）剪：するオー
ミック電極８１．８２が形成され、狽′Ｇ ｌ糸ｆｄｃ
のＦｌ弓ＴであるＱＩＯ−ＱＯ３が［７４成さ）′しる
。
５０〜５３、オーミック電極（ｉ ０ 、６２ 、６４
並ひに第１活性領域４）でオーミック接）剪：するオー
ミック電極８１．８２が形成され、狽′Ｇ ｌ糸ｆｄｃ
のＦｌ弓ＴであるＱＩＯ−ＱＯ３が［７４成さ）′しる
。
＋ｆ」： ｏ：、第２図ｔこおいて、９１と９２とは上
層配線であり、配線９ノは出力端子ＯとなるＢ点部の：
覚線を示すものであって、Ｑ ２０のソース電４食、、
１ｊｉＱ２１のドレイン電極であるオーミ、り電ｊｙ）
４６７並びにＱ２２．Ｑ２３のドレイン電極であるオー
ミック電極６３とを結線し、寸た、配線！／ ：： （
□Ｊ、Ｑ１０のソース電極前Ｑｌｌのドレイン電１父て
４らるオーミ、り電極８１並びにＱ）２．Ｑ１３（つ１
゛レイン電極であるオーミック重囲８２とを結ｔｌｔ’
Ｊ！するものであり、Ｑ１０の７．？ットキｉｕ極とン
ース電抄との接続はｉ５ｅ号Ａで示した部外で行なわれ
ている。
層配線であり、配線９ノは出力端子ＯとなるＢ点部の：
覚線を示すものであって、Ｑ ２０のソース電４食、、
１ｊｉＱ２１のドレイン電極であるオーミ、り電ｊｙ）
４６７並びにＱ２２．Ｑ２３のドレイン電極であるオー
ミック電極６３とを結線し、寸た、配線！／ ：： （
□Ｊ、Ｑ１０のソース電極前Ｑｌｌのドレイン電１父て
４らるオーミ、り電極８１並びにＱ）２．Ｑ１３（つ１
゛レイン電極であるオーミック重囲８２とを結ｔｌｔ’
Ｊ！するものであり、Ｑ１０の７．？ットキｉｕ極とン
ース電抄との接続はｉ５ｅ号Ａで示した部外で行なわれ
ている。
なお、第２図において、オーミック電極６２゜６４は接
地電位線２ｏへ接続され、電極６２はＱｌｌ、Ｑ１２．
Ｑ２１．Ｑ２２のソース電極として機能し、電極６４は
Ｑ １３． Ｑ ２３のソース電極として機能し得るよ
うになる。
地電位線２ｏへ接続され、電極６２はＱｌｌ、Ｑ１２．
Ｑ２１．Ｑ２２のソース電極として機能し、電極６４は
Ｑ １３． Ｑ ２３のソース電極として機能し得るよ
うになる。
以上説明したように、第２系統のＩ’ＥＴＯケ゛−１・
幅を犬きくしているため、それに応じて大きな負荷駆動
能力を得ることができ、第１系統のＦ’ＥＴのゲート幅
は一段と駆動すれば足りる程度に小さくしているため、
前段からみノζ負萌の増大を抑えることができ、第１系
統のものと第２系統のものとを人々別の帯状活性領域に
形成しているため、全体としての占有面積が比較的小さ
くなる利点がある。
幅を犬きくしているため、それに応じて大きな負荷駆動
能力を得ることができ、第１系統のＦ’ＥＴのゲート幅
は一段と駆動すれば足りる程度に小さくしているため、
前段からみノζ負萌の増大を抑えることができ、第１系
統のものと第２系統のものとを人々別の帯状活性領域に
形成しているため、全体としての占有面積が比較的小さ
くなる利点がある。
なお、前記実施例では、第２：１０ルアツフ０ＦＥＴは
エンハンスメント形を用いているが、デプレッション形
を用いることができ、その部分のゲート幅に従って活性
領域幅は、第２ゾルダウンＦＥ’ｒと合わせるために１
／４程度とすることが望ましい。
エンハンスメント形を用いているが、デプレッション形
を用いることができ、その部分のゲート幅に従って活性
領域幅は、第２ゾルダウンＦＥ’ｒと合わせるために１
／４程度とすることが望ましい。
なお、第２プルア、７″Ｉｉ’ＥＴとしてアノ０レツ／
ヨン形を用いた場合は、負荷、駆動能力は犬きくするこ
とができるが、ローレベル出力は多少大きくなる。
ヨン形を用いた場合は、負荷、駆動能力は犬きくするこ
とができるが、ローレベル出力は多少大きくなる。
又、前記実施例はフ０ルダウンＦＥＴを並列に接続した
場合について説明したが、ゾルダウンＦＥＴ”’を直列
に接続したＮＡＮＤ論理に適用することもでき、この場
合も第１系統のＦＥＴと第２系統のＦＥＴとを夫々別個
の帯状活性領域に形成し、且つ対応するＦＥＴ対のゲー
ト電極を共通にして両帯状活性領域を（Ｊへ切る構造と
することによって、同様の効果が）υＪ待できる。
場合について説明したが、ゾルダウンＦＥＴ”’を直列
に接続したＮＡＮＤ論理に適用することもでき、この場
合も第１系統のＦＥＴと第２系統のＦＥＴとを夫々別個
の帯状活性領域に形成し、且つ対応するＦＥＴ対のゲー
ト電極を共通にして両帯状活性領域を（Ｊへ切る構造と
することによって、同様の効果が）υＪ待できる。
（発明の効果）
以上の説明から明らかのように、本発明によれば、前段
からみた合計ケ゛−１・幅を増加させないで出力負荷駆
動能力を高めることがでさ、しかも全体としての占有面
積が比較的／ＪＳさいなどの利点が゛ある。
からみた合計ケ゛−１・幅を増加させないで出力負荷駆
動能力を高めることがでさ、しかも全体としての占有面
積が比較的／ＪＳさいなどの利点が゛ある。
第１図〜第３図は本発明の一実施例の説明図であり、第
１図は回路図、第２図は平面図、第３図は第２図のｉ−
を線に沿った断面図である。 １０・・・電源電位線、２０・・・接地電位線、３０・
・・ＧａＡｓ基板、４１ 、４２−・・帯状活性領域、
５０〜５３・・・ンヨットキ電極、６０〜６５・・・オ
ーミック電極、７０・・・絶縁膜、８１．８２・・・オ
ーミ、り電極、９１．９２・・・上層配線。 Ｑ Ｉ Ｌ）・・・第１ゾルアノゾＦＥＴ５Ｑｌｌ〜Ｑ
ノ３・・・第１プルダウンＦＥＴ、 Ｑ ２０・・・第
２ノ０ルアッフ０ＦＥＴ、 Ｑ ２１−Ｑ ２３・・・
第２７０ルグウンＩ弔Ｔ１Ｓ７−８３・・・入力端子、
０・・・出力端子。 １１￥許出願人 沖電気」−業株式会社第１図 ０ 第３図
１図は回路図、第２図は平面図、第３図は第２図のｉ−
を線に沿った断面図である。 １０・・・電源電位線、２０・・・接地電位線、３０・
・・ＧａＡｓ基板、４１ 、４２−・・帯状活性領域、
５０〜５３・・・ンヨットキ電極、６０〜６５・・・オ
ーミック電極、７０・・・絶縁膜、８１．８２・・・オ
ーミ、り電極、９１．９２・・・上層配線。 Ｑ Ｉ Ｌ）・・・第１ゾルアノゾＦＥＴ５Ｑｌｌ〜Ｑ
ノ３・・・第１プルダウンＦＥＴ、 Ｑ ２０・・・第
２ノ０ルアッフ０ＦＥＴ、 Ｑ ２１−Ｑ ２３・・・
第２７０ルグウンＩ弔Ｔ１Ｓ７−８３・・・入力端子、
０・・・出力端子。 １１￥許出願人 沖電気」−業株式会社第１図 ０ 第３図
Claims (1)
- ｒ−ト電極とソース電極とがＡ点で接続され且つドレイ
ン電極が第１電位に接続されたデプレーンョン型第１ゾ
ルアップＦＥＴと、ダート電極が前記Ａ点に接続され且
つドレイン電極が第１電位に接続され更にソース電極が
Ｂ点に接続された第２プルアツプＦＥＴと、複数のエン
ハンスメント型第１７″ルダウンＦＥＴが互いに直列又
は並列に接続されたものであって前記Ａ点と第２電位と
の間に接続されたものと、複数のエンハンスメント型第
２ゾルダウンＦＥＴが互いに直列又は並列に接続された
ものであって前記Ｂ点と第２電位との間に接続されたも
のとを備え、互いに対応する第１プルダウンＰＥＴのダ
ート電極と第２プルダウンＦＥＴのダート電極とが共通
の入力端子へ接続され且つＢ点を出力端子とするＧａＡ
ｓ論理回路装置において、第１ゾルアツ７″ＦＥＴと全
ての第１ゾルダウンＦＥＴは、連続する大略帯状の第１
の活性領域に形成されておシ、且つ第２グルアツグＦＥ
Ｔと全ての第２ｆルダウンＦＥＴとは前記活性層と平行
で且つ大略帯状の第２の活性領域に形成されておシ、第
１の活性領域幅よシ第２の活性領域幅を大きくしてなる
ことを特徴とするＧａＡｓ論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038754A JPS60183764A (ja) | 1984-03-02 | 1984-03-02 | ＧａＡｓ論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038754A JPS60183764A (ja) | 1984-03-02 | 1984-03-02 | ＧａＡｓ論理回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6158388A Division JP2524686B2 (ja) | 1994-07-11 | 1994-07-11 | ＧａＡｓ論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183764A true JPS60183764A (ja) | 1985-09-19 |
| JPH0550145B2 JPH0550145B2 (ja) | 1993-07-28 |
Family
ID=12534074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038754A Granted JPS60183764A (ja) | 1984-03-02 | 1984-03-02 | ＧａＡｓ論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183764A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276781A (ja) * | 1985-09-30 | 1987-04-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6279674A (ja) * | 1985-10-03 | 1987-04-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
| US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
| US5471158A (en) * | 1991-06-12 | 1995-11-28 | Texas Instruments Incorporated | Pre-charge triggering to increase throughput by initiating register output at beginning of pre-charge phase |
-
1984
- 1984-03-02 JP JP59038754A patent/JPS60183764A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE J. OF SOLID-STATE CIRCUITS=1976 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276781A (ja) * | 1985-09-30 | 1987-04-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6279674A (ja) * | 1985-10-03 | 1987-04-13 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US5148244A (en) * | 1990-02-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
| EP0442413A3 (ja) * | 1990-02-14 | 1994-02-02 | Toshiba Kk | |
| US5177378A (en) * | 1990-05-08 | 1993-01-05 | Kabushiki Kaisha Toshiba | Source-coupled FET logic circuit |
| US5471158A (en) * | 1991-06-12 | 1995-11-28 | Texas Instruments Incorporated | Pre-charge triggering to increase throughput by initiating register output at beginning of pre-charge phase |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0550145B2 (ja) | 1993-07-28 |
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