JPS6055641A - Ｍｏｓ型シリコン集積回路素子 - Google Patents
Ｍｏｓ型シリコン集積回路素子Info
- Publication number
- JPS6055641A JPS6055641A JP58163295A JP16329583A JPS6055641A JP S6055641 A JPS6055641 A JP S6055641A JP 58163295 A JP58163295 A JP 58163295A JP 16329583 A JP16329583 A JP 16329583A JP S6055641 A JPS6055641 A JP S6055641A
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- JP
- Japan
- Prior art keywords
- type
- dirt
- transistor
- insulating film
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、放射線の被曝を受ける環境下で正常な動作が
可能なＭＯ８型シリコン集積回路素子に関する。
可能なＭＯ８型シリコン集積回路素子に関する。
従来、ＭＯ８型シリコン集積回路素子例えばゲートアレ
イとしては、第１図に示すものが知られている。
イとしては、第１図に示すものが知られている。
図中の１１ ｍ１ｍ・・・け、ＮＭＯ８型Ｏ８ンジスタ
２１ｅ２２ ・・・、１ＭＯ８型トランジスタ３１．３
２・・・を夫々ベアとした複数の基本セルであり、互い
に厚いフィールド酸化膜（図示せず）で分離して配列さ
Ｊしている。前記ＮＭＯ１３型トランジスタ２ Ｉ＋
２２ ”・ｋｌ−１夫々層型ｃｏ ソー ス領域（Ｓ）
４ ｔ ’ −４２・・・と、ｎ ４［’、Ｉのドレ
イン領域の）５１ ａ５ｇ ・・・と、ダート’Ｎ ４
ｔ、 ６ ｓ ａ ６２・・・とから１１４成されてい
る。−力、ＰＭＯ８型Ｏ８ンジスタ３．．３．・・・は
、夫々ｐ ７１１１のソースｍ 域（Ｓ） ７１ ａ
７□・・・と、ｐ土部りのドレインを０域（９）８１．
８２ ・・・と、ダート１１イ、極９．，９．・・・と
から（１−ｊ成されている。前記ＮＭＯ８型トランジス
タ２．，２．の層型のドレインＳｌｌ′Ｉ域（ｒ））５
ｍ、ソース領域（Ｓ＞ ４ｍ間に対応する６ｉｌｆｔ＋
： ＩＩいフィールド酸化膜上人ひその他のフィールド
酸化膜上にヲ」、配線１０・・・が形成されている。こ
Ｊ＋らｉｌｌ、組１０・・・け、各ソース、ドレイン’
％［’ｌ １ｊ４Ｑ、とコンタクト１１・・・を介して
接続している。
２１ｅ２２ ・・・、１ＭＯ８型トランジスタ３１．３
２・・・を夫々ベアとした複数の基本セルであり、互い
に厚いフィールド酸化膜（図示せず）で分離して配列さ
Ｊしている。前記ＮＭＯ１３型トランジスタ２ Ｉ＋
２２ ”・ｋｌ−１夫々層型ｃｏ ソー ス領域（Ｓ）
４ ｔ ’ −４２・・・と、ｎ ４［’、Ｉのドレ
イン領域の）５１ ａ５ｇ ・・・と、ダート’Ｎ ４
ｔ、 ６ ｓ ａ ６２・・・とから１１４成されてい
る。−力、ＰＭＯ８型Ｏ８ンジスタ３．．３．・・・は
、夫々ｐ ７１１１のソースｍ 域（Ｓ） ７１ ａ
７□・・・と、ｐ土部りのドレインを０域（９）８１．
８２ ・・・と、ダート１１イ、極９．，９．・・・と
から（１−ｊ成されている。前記ＮＭＯ８型トランジス
タ２．，２．の層型のドレインＳｌｌ′Ｉ域（ｒ））５
ｍ、ソース領域（Ｓ＞ ４ｍ間に対応する６ｉｌｆｔ＋
： ＩＩいフィールド酸化膜上人ひその他のフィールド
酸化膜上にヲ」、配線１０・・・が形成されている。こ
Ｊ＋らｉｌｌ、組１０・・・け、各ソース、ドレイン’
％［’ｌ １ｊ４Ｑ、とコンタクト１１・・・を介して
接続している。
こうした構造のゲートアレイにおいて、配線１０・・・
下の厚いフィールド酸化股下は、半導体基板になってい
るため、寄生ＭＯ８）ランノスタが形成されているが、
通常トランジスタ動作はしない構造となっている。また
、各トランジスタ２．，２．・・・、３１ｍ３ｍのｒ−
）市、極６．。
下の厚いフィールド酸化股下は、半導体基板になってい
るため、寄生ＭＯ８）ランノスタが形成されているが、
通常トランジスタ動作はしない構造となっている。また
、各トランジスタ２．，２．・・・、３１ｍ３ｍのｒ−
）市、極６．。
６、ｌ・・’、９１５９ｍ’・・の端部は、厚いフィー
ルド酸化膜上に存在するが、ダート電極端部は各トラン
ジスタ２！ 、２．・・・、３１ｍ３Ｍ・・・の動作に
寄与しない構造となっている。
ルド酸化膜上に存在するが、ダート電極端部は各トラン
ジスタ２！ 、２．・・・、３１ｍ３Ｍ・・・の動作に
寄与しない構造となっている。
しかしながら、各トランジスタ２１．２．・・・、３１
＊３２・・・にガンマ線等の放射線が照射されると、ダ
ート絶縁膜に固定正電荷が蓄積し、表面準位が生成され
るため、各トランジスタ２１１２、・・・、３１ａ３２
・・・のしきい値電圧（ｖｔｈ ）が負方向ヘシフトし
、チャネル移動度が劣化する（ Ｒ、Ｆｒｅｅｍａｎ
ｅｔ ａｌ ａ 、 ＩＥ Ｔｒａｎｓ ｏｎＮｕｃｌ
ｅａｒ ５ｏｉｅｎｃｅ ＃ ＮＳ −２５ａ Ａ ６
＃ Ｐ１２１６（１９７８） ）。具体的には、放射
線によりＮＭＯ８型Ｏ８ンジスタ２Ｉｓ２！・・・のｖ
ｔｈは浅＜（ｖｔｈきく）々る。このため、プロセス温
度の低温化（Ｇ 、 Ｗ、 ＩＴｕｇｌｅｓ ｅｔ ａ
ｌ＋ ５ｏ１１ｄ ＳｔａｔｓＴｅｃｂｎｏｌｏｇｙｐ
、 ７０ （１９７９） ） 等による素子パラメータ
変動の抑制が進められている。
＊３２・・・にガンマ線等の放射線が照射されると、ダ
ート絶縁膜に固定正電荷が蓄積し、表面準位が生成され
るため、各トランジスタ２１１２、・・・、３１ａ３２
・・・のしきい値電圧（ｖｔｈ ）が負方向ヘシフトし
、チャネル移動度が劣化する（ Ｒ、Ｆｒｅｅｍａｎ
ｅｔ ａｌ ａ 、 ＩＥ Ｔｒａｎｓ ｏｎＮｕｃｌ
ｅａｒ ５ｏｉｅｎｃｅ ＃ ＮＳ −２５ａ Ａ ６
＃ Ｐ１２１６（１９７８） ）。具体的には、放射
線によりＮＭＯ８型Ｏ８ンジスタ２Ｉｓ２！・・・のｖ
ｔｈは浅＜（ｖｔｈきく）々る。このため、プロセス温
度の低温化（Ｇ 、 Ｗ、 ＩＴｕｇｌｅｓ ｅｔ ａ
ｌ＋ ５ｏ１１ｄ ＳｔａｔｓＴｅｃｂｎｏｌｏｇｙｐ
、 ７０ （１９７９） ） 等による素子パラメータ
変動の抑制が進められている。
ところで、放射線によるｖｔｈのシフト量は、酸化膜Ｉ
Ｖの２〜３乗に比例する（Ｇ、Ｆ。
Ｖの２〜３乗に比例する（Ｇ、Ｆ。
１）＊ｒｂ＊ｎｗｉｅｋ ｅｔ ｍｌ 、 ＩＥ’ Ｔ
ｒａｎｓ 、 ｏｎ ＮｕｃｌｅａｒＳｃｉｅｎｃ＠＊
ＮＳ −２２＋ Ａ ６ ＊ Ｐ、２１５１（１９７
５） ）ため、ＪＧｔいフィールド飽′化膜を介して形
成される寄生ＭＯ８ｌ・ランジスタにおいては、著しく
ｖｔｈが変化する。その結果、ＮＭＯ８型Ｏ８ンジスタ
２１ｍ２ｍ・・・のＮチャネル領域においては、例えば
配線１０の下の寄生ＭＯ８）ランジスタが常時ＯＮとな
ってドレイン領域５１とソース領域４の間にリーク％流
が発生し、素子間分離が正常に行なわｔｌなくなるとい
う四顕が生ずる。
ｒａｎｓ 、 ｏｎ ＮｕｃｌｅａｒＳｃｉｅｎｃ＠＊
ＮＳ −２２＋ Ａ ６ ＊ Ｐ、２１５１（１９７
５） ）ため、ＪＧｔいフィールド飽′化膜を介して形
成される寄生ＭＯ８ｌ・ランジスタにおいては、著しく
ｖｔｈが変化する。その結果、ＮＭＯ８型Ｏ８ンジスタ
２１ｍ２ｍ・・・のＮチャネル領域においては、例えば
配線１０の下の寄生ＭＯ８）ランジスタが常時ＯＮとな
ってドレイン領域５１とソース領域４の間にリーク％流
が発生し、素子間分離が正常に行なわｔｌなくなるとい
う四顕が生ずる。
また、各トランジスタ２１ｓ’ｌ・・・のケゝ−ト電棒
６Ｋ 、６富の端部は、厚いフィールド酸化５− 膜上に存在する構造となっているため、ＮＭＯ８型Ｏ８
ンジスタ２１．２２・・・においては、ブース領域４２
とドレイン領域５２間等にリークが生じ、正常なトラン
ジスタ動作が妨げられるという問題が生ずる。
６Ｋ 、６富の端部は、厚いフィールド酸化５− 膜上に存在する構造となっているため、ＮＭＯ８型Ｏ８
ンジスタ２１．２２・・・においては、ブース領域４２
とドレイン領域５２間等にリークが生じ、正常なトラン
ジスタ動作が妨げられるという問題が生ずる。
本発明は、上記事情に鑑みてなされたもので、放射線の
被曝によシ、厚いフィールド酸化膜を有する素子分離領
域に存在する寄生ＭＯ８）ランジスタのしきい値電圧低
下に起因するリーク、及びｆ−）電極の端部の寄生ＭＯ
８）ランジスタのしきい値電圧低下に起因するリークが
生ずるのを阻止し、正常な動作をなしうるＭＯＳ Ｂｑ
シリコン集積回路素子を提供することを目的とするもの
である。
被曝によシ、厚いフィールド酸化膜を有する素子分離領
域に存在する寄生ＭＯ８）ランジスタのしきい値電圧低
下に起因するリーク、及びｆ−）電極の端部の寄生ＭＯ
８）ランジスタのしきい値電圧低下に起因するリークが
生ずるのを阻止し、正常な動作をなしうるＭＯＳ Ｂｑ
シリコン集積回路素子を提供することを目的とするもの
である。
６一
〔発明の棚要〕
本発明ｉｔ 、名同轡１ｔ１′型チャネルのＭＯ８型ト
ランジスタのソースｆ（ｉ Ｍとドレイン領域、するい
はドレイン領域とドレイン領早、あるいはソース領域と
ソース領域間を接して設けるとともに、ｒ−） Ｍ／極
を接地線あるいは電源線に接続し、下してリークが発生
ずることをＮ１止することを・Ｎ子と−する。
ランジスタのソースｆ（ｉ Ｍとドレイン領域、するい
はドレイン領域とドレイン領早、あるいはソース領域と
ソース領域間を接して設けるとともに、ｒ−） Ｍ／極
を接地線あるいは電源線に接続し、下してリークが発生
ずることをＮ１止することを・Ｎ子と−する。
上記素子量分１ｔｌｌＬケ°−ト電極について具体的に
述べれば、核ケ”−１−電極ｄＮＭＯＳ型トランジスタ
の場合は接１１１ｊ紳に１８卜され、また２ＭＯ８型ト
ランジスタの揚台を１’ｔｌ膚ハ、（線に接続さ）し、
これにより従来の厚いフィールド酸化ル（の代りに素子
量分ｌ＃１１をｔｒなう。
述べれば、核ケ”−１−電極ｄＮＭＯＳ型トランジスタ
の場合は接１１１ｊ紳に１８卜され、また２ＭＯ８型ト
ランジスタの揚台を１’ｔｌ膚ハ、（線に接続さ）し、
これにより従来の厚いフィールド酸化ル（の代りに素子
量分ｌ＃１１をｔｒなう。
以下、２ｔ−発明の一実施例に係る３人力ＮＯＲダート
を構成するダートアレイについて、第２図を参照して説
明する。
を構成するダートアレイについて、第２図を参照して説
明する。
図中（Ｄ２１１．２１．．２１．は、ＮＭＯ８型Ｏ８ン
ジスタ２２１ 、２２２ 、２２． 、ＰＭＯ８型Ｏ８
ンジスタ２３１ ．２３２．２３３を夫々ペアとした複
数の基本セルである。前記ＮＭＯ８型Ｏ８ンジスタ２２
１〜２２３は、夫々図示しない半導体基板に設けられた
ｎ＋型のソース領域（Ｓ）２４・・・と、ドレイン領域
（ロ）２５・・・と、図示しない信号線に接続された共
通ダート２６・・・とがＰＭＯ８型Ｏ８ンジスタ２３１
〜２３３は、夫々図示しない半導体基板に設けられたｐ
十型のソース領域（Ｓ）＋ｙ・・・と、ドレイン領域（
至）２８・・・と、前記共通ダート２６・・・とから構
成されている。
ジスタ２２１ 、２２２ 、２２． 、ＰＭＯ８型Ｏ８
ンジスタ２３１ ．２３２．２３３を夫々ペアとした複
数の基本セルである。前記ＮＭＯ８型Ｏ８ンジスタ２２
１〜２２３は、夫々図示しない半導体基板に設けられた
ｎ＋型のソース領域（Ｓ）２４・・・と、ドレイン領域
（ロ）２５・・・と、図示しない信号線に接続された共
通ダート２６・・・とがＰＭＯ８型Ｏ８ンジスタ２３１
〜２３３は、夫々図示しない半導体基板に設けられたｐ
十型のソース領域（Ｓ）＋ｙ・・・と、ドレイン領域（
至）２８・・・と、前記共通ダート２６・・・とから構
成されている。
２ＭＯ８型トランジスタにおいて、ソース領域２７・・
・、ドレイン領域２８・・・は夫々近接して設けられて
いる。
・、ドレイン領域２８・・・は夫々近接して設けられて
いる。
前記ＮＭＯ８型Ｏ８ンジスタ２２３ 、２２Ｂ と図示
しない列側のＮＭＯ８型トランジスタ間には、コンタク
ト２９．２９を介して接地線（Ｖｌｌｌｌ ）３０に接
続したケ゛−ト電極３１．３１が夫々設けら−ｈており
、Ｒ，６ダート電極３１．３１により素子分肉１Ｆが行
なわｔｒる。同様にして、ＰＭＯ８型Ｏ８ンジスタ２３
１．２３３と図示しない外側のＰｕＯ２５１，１トラン
ジスタ間には、コンタクト３２゜３２を介して電源線（
Ｖｃａ ） ｓ ｓに接続したダート電極３４ 、．９
４が夫々設けられておシ、該ケ゛−ト電極３４．３４に
ょシ累子分離が行なわれる。Ｍｉ＋記トランジスタ２２
、〜２２３．２３、〜２３３の共通ダート２６・・・及
びダート電極３１．３１．３４．３４のダート幅方向の
９一 層となっている。
しない列側のＮＭＯ８型トランジスタ間には、コンタク
ト２９．２９を介して接地線（Ｖｌｌｌｌ ）３０に接
続したケ゛−ト電極３１．３１が夫々設けら−ｈており
、Ｒ，６ダート電極３１．３１により素子分肉１Ｆが行
なわｔｒる。同様にして、ＰＭＯ８型Ｏ８ンジスタ２３
１．２３３と図示しない外側のＰｕＯ２５１，１トラン
ジスタ間には、コンタクト３２゜３２を介して電源線（
Ｖｃａ ） ｓ ｓに接続したダート電極３４ 、．９
４が夫々設けられておシ、該ケ゛−ト電極３４．３４に
ょシ累子分離が行なわれる。Ｍｉ＋記トランジスタ２２
、〜２２３．２３、〜２３３の共通ダート２６・・・及
びダート電極３１．３１．３４．３４のダート幅方向の
９一 層となっている。
しかして、本発明によれば、従来の如く厚いフィールド
酸化膜を用いるとと々く、素子間の分離をＮＭＯ８型Ｏ
８ンジスタにおいては接地線３０に接続したダート電極
３１．３１により、２ＭＯ８型トランジスタにおいては
電源線３３に接続したｒ−）電極３４．３４にょシ行な
い、かつｒ−）端部が各トランジスタのダート絶縁膜と
同じ膜厚の絶縁膜３５・・・にょシフイールド酸化膜と
接しない構造となっているため、ダート端部の反転に起
因するソース、ドレイン領域間のリークを防止できる。
酸化膜を用いるとと々く、素子間の分離をＮＭＯ８型Ｏ
８ンジスタにおいては接地線３０に接続したダート電極
３１．３１により、２ＭＯ８型トランジスタにおいては
電源線３３に接続したｒ−）電極３４．３４にょシ行な
い、かつｒ−）端部が各トランジスタのダート絶縁膜と
同じ膜厚の絶縁膜３５・・・にょシフイールド酸化膜と
接しない構造となっているため、ダート端部の反転に起
因するソース、ドレイン領域間のリークを防止できる。
この効果は、ダート端部のダート酸化膜下の基板の不純
物が高ゐ度になっているため、反転防止層に一層効果的
である。
物が高ゐ度になっているため、反転防止層に一層効果的
である。
なお、上記実施例において、ダート端部の形状は、各ト
ランジスタのダート絶Ｍ膜と同じ膜厚の絶縁膜がダート
幅方向と直交する方向に設けられている場合について説
明したが、これに一定されない。例えば、第３図に示す
如く、絶縁膜４１．４１がダート幅方向と直交しかつ該
１０− ２厄・ダート幅方向に沿うように設けた構造のものでも
よい。なお、第３図、第４図中の４７はダまた、後者に
よノ１ば、集積密度の低下を最低限に抑えて、り゛−ト
鼎１：部の反転を防止したい場合に鳴動である。
ランジスタのダート絶Ｍ膜と同じ膜厚の絶縁膜がダート
幅方向と直交する方向に設けられている場合について説
明したが、これに一定されない。例えば、第３図に示す
如く、絶縁膜４１．４１がダート幅方向と直交しかつ該
１０− ２厄・ダート幅方向に沿うように設けた構造のものでも
よい。なお、第３図、第４図中の４７はダまた、後者に
よノ１ば、集積密度の低下を最低限に抑えて、り゛−ト
鼎１：部の反転を防止したい場合に鳴動である。
また、上記実施例では、ＮＭＯ８型Ｏ８ンジスタ及びｐ
Ｍｎｓ ２〜ＩＩ ）ランジスタを有したダートアレイ
の場合について述べたが、これに限らず、ＮＭＯ８型Ｏ
８ンジスタあるいはＰＭＯ８型Ｏ８ンジスタのいずれか
一方のみからなるＭＯ８型シリコン集積回路素子につい
ても同様に適用できる。
Ｍｎｓ ２〜ＩＩ ）ランジスタを有したダートアレイ
の場合について述べたが、これに限らず、ＮＭＯ８型Ｏ
８ンジスタあるいはＰＭＯ８型Ｏ８ンジスタのいずれか
一方のみからなるＭＯ８型シリコン集積回路素子につい
ても同様に適用できる。
以上詳述した如く本発明によれば、ダート端部の高いＭ
Ｏ８型シリコン集積回路素子を提供で、＞％きるもので
ある。
Ｏ８型シリコン集積回路素子を提供で、＞％きるもので
ある。
１ノ第１図は従来のダートアレイの平面図、第２図は本
発明の一実施例に俳るダートアレイの平面図、第３図及
び第４図は夫々第２図図示のゲートアレイのダート端部
の形状の変形例を示す平面図である。 ２１１〜２１３・・・基本セル、２２１〜２２３・ＮＭ
Ｏ８型トランジ、ｚ、ｐ、２ ｓ、 〜２Ｊ３−ＰＭＯ
８型トランジスタ、２４，２７．４２．４５・・・ソー
ス領域、２５．２Ｂ、４３．４６・・・ドレイン領域、
２６・・・共通）ｆ−ト、２９．３２・・・コンタクト
、３０・・・接地線（Ｖｓｓ ）、３１，３４゜４７・
・・ケ０−ト電極、３３・・・電源線（ＶＣＣ）、３５
．４１・・・絶縁膜。 出願人 工業技術院長 川 １）裕 部１３− 第１図 第３図 巣４ 図
発明の一実施例に俳るダートアレイの平面図、第３図及
び第４図は夫々第２図図示のゲートアレイのダート端部
の形状の変形例を示す平面図である。 ２１１〜２１３・・・基本セル、２２１〜２２３・ＮＭ
Ｏ８型トランジ、ｚ、ｐ、２ ｓ、 〜２Ｊ３−ＰＭＯ
８型トランジスタ、２４，２７．４２．４５・・・ソー
ス領域、２５．２Ｂ、４３．４６・・・ドレイン領域、
２６・・・共通）ｆ−ト、２９．３２・・・コンタクト
、３０・・・接地線（Ｖｓｓ ）、３１，３４゜４７・
・・ケ０−ト電極、３３・・・電源線（ＶＣＣ）、３５
．４１・・・絶縁膜。 出願人 工業技術院長 川 １）裕 部１３− 第１図 第３図 巣４ 図
Claims (1)
- 【特許請求の範囲】 １、 半導体基板上に形成されたソース、ドレイン領域
と、これら領域のチャネル領域上にダート絶縁膜を介し
て形成されたダート電極とを具備した２ヶ以上のＭＯ８
型トランジスタからなる半導体装置において、各同温電
型チャネルのＭＯ８型トランジスタのソース領域とドレ
イン領域、あるいはドレイン領域とドレイン領域、ある
いはソース領域とソース領域間を接して設けるとともに
、ダート電極を接地線あるいは電源線に接続し、該ダー
ト電極を前記各同温電型チャネルのＭＯ８型トランジス
タ間に設け、かっゲート幅方向のダート端部にダート絶
縁膜と等膜厚の絶縁膜を設けることを特徴とするＭＯ８
型シリコン集積回路素子。 ２、夫々のＭＯ８型トランジスタのチャネルの導電型が
Ｎ型であｊ５、ＭＯ８型トランジスタ間に設けたダート
電極が接地線に接続することを特徴とする特許請求の範
囲第１項記載のＭＯ８型シリコン集積回路素子。 ３、夫々のＭＯ８型トランジスタのチャネルの導電型が
Ｐ型であり、ＭＯ８型トランジスタ間に設けたゲート電
極が電源線に接続することを特徴とする特許請求の範囲
第１項記載のＭＯ８型シリコン集積回路素子。 ４、 ケ９−ト絶縁膜と等膜厚のダート幅方向のダート
端部の絶縁膜下の半導体基板の濃度を大きくしたことを
特徴とする特許請求の範囲第１項記載のＭＯ８型シリコ
ン集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163295A JPS6055641A (ja) | 1983-09-07 | 1983-09-07 | Ｍｏｓ型シリコン集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163295A JPS6055641A (ja) | 1983-09-07 | 1983-09-07 | Ｍｏｓ型シリコン集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055641A true JPS6055641A (ja) | 1985-03-30 |
Family
ID=15771108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163295A Pending JPS6055641A (ja) | 1983-09-07 | 1983-09-07 | Ｍｏｓ型シリコン集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055641A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256757A (ja) * | 1985-05-10 | 1986-11-14 | Agency Of Ind Science & Technol | Ｍｏｓ型集積回路 |
| JPH02177473A (ja) * | 1988-12-28 | 1990-07-10 | Asahi Kasei Micro Syst Kk | スイッチアレイ用半導体装置およびそのマスタスライス |
| JPH0312963A (ja) * | 1989-06-12 | 1991-01-21 | Mitsubishi Electric Corp | ゲートアレイ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57196556A (en) * | 1981-05-27 | 1982-12-02 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
-
1983
- 1983-09-07 JP JP58163295A patent/JPS6055641A/ja active Pending
Patent Citations (3)
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| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
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