JPS60185431A - デイジタル信号変換装置 - Google Patents
デイジタル信号変換装置Info
- Publication number
- JPS60185431A JPS60185431A JP4115884A JP4115884A JPS60185431A JP S60185431 A JPS60185431 A JP S60185431A JP 4115884 A JP4115884 A JP 4115884A JP 4115884 A JP4115884 A JP 4115884A JP S60185431 A JPS60185431 A JP S60185431A
- Authority
- JP
- Japan
- Prior art keywords
- string
- code
- bit
- encoding
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルデータを磁気記録する際などに利
用されるディジタル信＋ｊ変換装置に関するものである
。
用されるディジタル信＋ｊ変換装置に関するものである
。
従来例の構成とその問題点
従来、２ビットのティジタルデータ人力列を３ビットの
符号列に変換する２ ７３ 情弓変換装置としては、第
１図に示すものが知られている。
符号列に変換する２ ７３ 情弓変換装置としては、第
１図に示すものが知られている。
この装置は、２ビットの入力列Ａを一時的に保持するレ
ジスタ１Ａと、符号変換用の出力論理回路々とを含んだ
符号器２Ａと、現在の符号化状態を監視する状態ベクト
ルを保持するレジスタ３Ａと、出力の３ピント符号列Ｂ
−ｉ一時的に保持するレジスタ４Ａとから構成されてい
る。
ジスタ１Ａと、符号変換用の出力論理回路々とを含んだ
符号器２Ａと、現在の符号化状態を監視する状態ベクト
ルを保持するレジスタ３Ａと、出力の３ピント符号列Ｂ
−ｉ一時的に保持するレジスタ４Ａとから構成されてい
る。
２ビット人力列Ａがレジスタ１Ａに保持され、レジスタ
３Ａに保持されている状態ベクトルの値とともに符号器
２Ａに入力される。符号器２Ａでは第２図の変換図に従
って所定の符号化が行なわれ、入力列Ａと状態ベクトル
Ｘの値に対応して・符号列Ｂと次の符号化のだめの新し
い４ｊζ、轢ベクトルＸ′が出力される。出力された符
号列Ｂはレジスタ４Ａに保持され、新しい状態ベクトル
Ｘ′はレジス３ べ−７ り３Ａに保持される。以」−の動作が、２ビツト入力列
Ａに同期して順次繰り返して行なわれる。
３Ａに保持されている状態ベクトルの値とともに符号器
２Ａに入力される。符号器２Ａでは第２図の変換図に従
って所定の符号化が行なわれ、入力列Ａと状態ベクトル
Ｘの値に対応して・符号列Ｂと次の符号化のだめの新し
い４ｊζ、轢ベクトルＸ′が出力される。出力された符
号列Ｂはレジスタ４Ａに保持され、新しい状態ベクトル
Ｘ′はレジス３ べ−７ り３Ａに保持される。以」−の動作が、２ビツト入力列
Ａに同期して順次繰り返して行なわれる。
しかし、この信号変換装置では、上述のように入力列の
他に状態ベクトルをフィードバンクさせなけ扛ばならず
、ある特定の入力列の符号化が、状態ベクトルによって
第２図の変換図に示す５種類の符号列から１つを選ぶこ
とで行なわ扛る。このことは符号化処理を複雑にしてい
るとともに、入力列と符号列とが一意に対応しないとい
う問題を生じさせている。
他に状態ベクトルをフィードバンクさせなけ扛ばならず
、ある特定の入力列の符号化が、状態ベクトルによって
第２図の変換図に示す５種類の符号列から１つを選ぶこ
とで行なわ扛る。このことは符号化処理を複雑にしてい
るとともに、入力列と符号列とが一意に対応しないとい
う問題を生じさせている。
この問題点について詳述する。」−記の装置では、３ビ
ットの出力符号列Ｂとして第３図に示す５種類のパター
ンしか存在しておらず、ある符号列が例えば”００１”
のように最後のビットが′１″で終った場合に、次に続
く符号列の先頭が必ず′Ｏ′″で始まるように符号変換
している。そのために、２ビツトの入力列”００” 、
”０１ ” 、” １０”。
ットの出力符号列Ｂとして第３図に示す５種類のパター
ンしか存在しておらず、ある符号列が例えば”００１”
のように最後のビットが′１″で終った場合に、次に続
く符号列の先頭が必ず′Ｏ′″で始まるように符号変換
している。そのために、２ビツトの入力列”００” 、
”０１ ” 、” １０”。
” １１’″の４種類に対して割り当て可能な符号列は
”０００” 、”００１ ” 、”０１０″の３種類し
かない。また′０００″ヲある２ビツト入力列の符号列
に割り当ててし捷うと、限りなく“○″の連続する出力
が生じてしまう。これらのことから」二連した状態ベク
トルのフィードバックが必要となり、そのために上述の
ような問題を生じているＯ 壕だ従来、」一連の状態ベクトルを使わずに符号変換を
行なう装置も知られている。第４図はその装置の動作を
示す符号変換図である。この図に示すように、２ビット
入力列の３ビット符号列への変換と、４ビツト入力列の
６ビノＩ・符号列への変換とを組み合せて行なう装置で
ある。
”０００” 、”００１ ” 、”０１０″の３種類し
かない。また′０００″ヲある２ビツト入力列の符号列
に割り当ててし捷うと、限りなく“○″の連続する出力
が生じてしまう。これらのことから」二連した状態ベク
トルのフィードバックが必要となり、そのために上述の
ような問題を生じているＯ 壕だ従来、」一連の状態ベクトルを使わずに符号変換を
行なう装置も知られている。第４図はその装置の動作を
示す符号変換図である。この図に示すように、２ビット
入力列の３ビット符号列への変換と、４ビツト入力列の
６ビノＩ・符号列への変換とを組み合せて行なう装置で
ある。
第４図には、先頭ビットに′Ｘ″と記した符号列かある
。このＩｔ Ｘ ＩＩは不確定ビットであり、前の符号
列の最後のピノ］・が＋＋ Ｉ ＩＩならばＩＩ Ｘ
＋＋ −′＋ Ｏｌ″とし、′０′″ならばＩｔ Ｘ
＋ｌ−ｕ １ ＩＴとなるように変換し、Ｉｆ Ｉ Ｉ
Ｔビビッが連続しないように工夫している。
。このＩｔ Ｘ ＩＩは不確定ビットであり、前の符号
列の最後のピノ］・が＋＋ Ｉ ＩＩならばＩＩ Ｘ
＋＋ −′＋ Ｏｌ″とし、′０′″ならばＩｔ Ｘ
＋ｌ−ｕ １ ＩＴとなるように変換し、Ｉｆ Ｉ Ｉ
Ｔビビッが連続しないように工夫している。
しかし、このような変換を行なう場合でも、ある特定の
入力列の符号化が不確定ピノ） Ｉｔ Ｘ １１を伴っ
た符号列として出力するために、装置が複雑５５、 。
入力列の符号化が不確定ピノ） Ｉｔ Ｘ １１を伴っ
た符号列として出力するために、装置が複雑５５、 。
化することや、符号化が２ビノトマたは４ビツトの可変
長で行なわれるために、最後の入力列が第４図の４ビッ
ト符号化の最初の”ｏｏ’″というデータで終了したと
きに、符号列の生成が逆徒ないという新た々問題を生じ
てしまう。
長で行なわれるために、最後の入力列が第４図の４ビッ
ト符号化の最初の”ｏｏ’″というデータで終了したと
きに、符号列の生成が逆徒ないという新た々問題を生じ
てしまう。
発明の目的
この発明は前述した従来の問題点に鑑みなされたもので
あり、その目的は、符号化上の状態に依存することなく
、有限個の入力データ列の中でも符号化動作が可能であ
り、符号化処理が簡単に行なえるディジタル信号変換装
置を提供することにある。
あり、その目的は、符号化上の状態に依存することなく
、有限個の入力データ列の中でも符号化動作が可能であ
り、符号化処理が簡単に行なえるディジタル信号変換装
置を提供することにある。
発明の構成
この発明のディジタル信号変換装置では、ｉ番目の２ビ
ツト入力列と（１→−１）番目の２ビツト入力列からな
る４ビノトテータに基づいてｉ番目の符号化を行なう。
ツト入力列と（１→−１）番目の２ビツト入力列からな
る４ビノトテータに基づいてｉ番目の符号化を行なう。
同時に上記４ビｙ ｌ・データの特別のデータを検出し
、その検出信号によって（１＋１）番目の符号列を所定
の符号に変更する。
、その検出信号によって（１＋１）番目の符号列を所定
の符号に変更する。
これによって、符号化されたディジタル信号列で隣り合
う’１”’ｉ１〜７個の°○″で分割してなるコードレ
ート２／３を符号変換を行なう。
う’１”’ｉ１〜７個の°○″で分割してなるコードレ
ート２／３を符号変換を行なう。
実施例の説明
第５図はこの発明の一実施例によるコードレート２／３
のディジタル信号変換装置の概略構成を示している。こ
の装置は、２ビットの入力列Ｉを一時的に保持するレジ
スタ１Ｃと、このレジスタ１Ｃに保持されたｉ番目（ｉ
＝１．２，３．・・）の入力列■１と最新の（ｉ＋１）
番目の入力列１１＋１とに基づいてｉ番目の３ビット符
号列Ｃ１を生成する符号器２Ｃと、この符号器２Ｃから
出力された３ビット符号列を一時的に保持するレジスタ
３Ｃと、符号器２Ｃから符号列Ｃ１と同時に出力される
制御信号Ｓが印加される縦続接続された各１ビツトのレ
ジスタ４Ｃおよび５Ｃとを備え、レジスタ６Ｃの出力が
レジスタ３Ｃと４０のリセット信号となるように回路接
続されている。
のディジタル信号変換装置の概略構成を示している。こ
の装置は、２ビットの入力列Ｉを一時的に保持するレジ
スタ１Ｃと、このレジスタ１Ｃに保持されたｉ番目（ｉ
＝１．２，３．・・）の入力列■１と最新の（ｉ＋１）
番目の入力列１１＋１とに基づいてｉ番目の３ビット符
号列Ｃ１を生成する符号器２Ｃと、この符号器２Ｃから
出力された３ビット符号列を一時的に保持するレジスタ
３Ｃと、符号器２Ｃから符号列Ｃ１と同時に出力される
制御信号Ｓが印加される縦続接続された各１ビツトのレ
ジスタ４Ｃおよび５Ｃとを備え、レジスタ６Ｃの出力が
レジスタ３Ｃと４０のリセット信号となるように回路接
続されている。
壕ず、上記装置の変換動作の原理を説明する。
この発明では、連続する入力列の符号化を考えて、第６
図の基本符号化図に従って入力列の符号化が行なわれる
が、第７図の符号化図に示したように′■″で始捷る４
個の符５列だけはＩｔ Ｉ ＩＩビビッが連続するのを
避けるために、第６図の基本符号化図で使われていない
パ○００″を用い、第８図の符号化表に示す”ＸＸＸ０
Ｏ○′″という形の符号列に変更する操作を行なう。こ
γして最後のビｙ ’Ｉ□が必す°′○″となり、次に
来る入力列は第６図の基本符号化図１たは第８図の符号
化に従って符号化さ扛る。
図の基本符号化図に従って入力列の符号化が行なわれる
が、第７図の符号化図に示したように′■″で始捷る４
個の符５列だけはＩｔ Ｉ ＩＩビビッが連続するのを
避けるために、第６図の基本符号化図で使われていない
パ○００″を用い、第８図の符号化表に示す”ＸＸＸ０
Ｏ○′″という形の符号列に変更する操作を行なう。こ
γして最後のビｙ ’Ｉ□が必す°′○″となり、次に
来る入力列は第６図の基本符号化図１たは第８図の符号
化に従って符号化さ扛る。
上記の”ｘｘｘｏｏｏ”という特別の符号化は、連続す
る入力列の符号化において、当該入力列に対して次に特
別な入力列がある場合に行々われる符号化である。この
” ｘ ｘ ｘ ｏ ｏ ｏ ”という符号化を行なっ
た後は、必ず第６図の基本符号化図１たけ第８図の符号
化図による符号化動作に戻る。
る入力列の符号化において、当該入力列に対して次に特
別な入力列がある場合に行々われる符号化である。この
” ｘ ｘ ｘ ｏ ｏ ｏ ”という符号化を行なっ
た後は、必ず第６図の基本符号化図１たけ第８図の符号
化図による符号化動作に戻る。
つ捷り、基本的には第６図の符号変換が行なわれるが、
第８図に示す４ビツトの連続した入力列を検出するため
に、１番目の入力列と（１＋１）番目の入力列の合計４
ビツトを符号器２Ｃに入力する構成としでいる。
第８図に示す４ビツトの連続した入力列を検出するため
に、１番目の入力列と（１＋１）番目の入力列の合計４
ビツトを符号器２Ｃに入力する構成としでいる。
この信号変換装置の状態遷移を第１０図に示している。
この図において、点線は上述した特別の符号化をする場
合を示しＸ″は符号列の先頭を示している。
合を示しＸ″は符号列の先頭を示している。
なお復号化においても同様で、基本的には連続する符号
列を第６図に従って復号化を行なうことに々るが、第８
図に示した”ＸＸＸ０ＯＯ”を検出することで上記特別
の符号化処理されたものも問題なく復号することができ
る。
列を第６図に従って復号化を行なうことに々るが、第８
図に示した”ＸＸＸ０ＯＯ”を検出することで上記特別
の符号化処理されたものも問題なく復号することができ
る。
第５図に示す構成の動作を詳細に説明する。１番目の入
力列１１がレジスタ１Ｃに保持され、次の（ｉ＋１）番
目の入力列Ｉ、□、１が入力さｎると、符号器２ ＣＩ
ｉＣＩｄ Ｉ ｉ と１１＋１ の合計４ビツトのテー
クが印加される。
力列１１がレジスタ１Ｃに保持され、次の（ｉ＋１）番
目の入力列Ｉ、□、１が入力さｎると、符号器２ ＣＩ
ｉＣＩｄ Ｉ ｉ と１１＋１ の合計４ビツトのテー
クが印加される。
符号器２Ｃば、第９図の符号化図に基づいて、Ｉｉ と
工□。１の４ビットデータに対応する３ビツトの符号列
Ｃ１と符号列Ｃ１，、の制御信号Ｓを出力する。この制
御信号Ｓはレジスタ４ｃ、ｔｓＣで遅延されてレジスタ
３ｃ 、４Ｃのリセット信号となる。したがって、符号
器２Ｃから′Ｏ″′の制御信号Ｓが連続して出力されて
いるときには、符号器２Ｃから出力された符号列Ｃ１は
何ら変更操作されず、レジスタ３Ｃｉ介して出力される
。
工□。１の４ビットデータに対応する３ビツトの符号列
Ｃ１と符号列Ｃ１，、の制御信号Ｓを出力する。この制
御信号Ｓはレジスタ４ｃ、ｔｓＣで遅延されてレジスタ
３ｃ 、４Ｃのリセット信号となる。したがって、符号
器２Ｃから′Ｏ″′の制御信号Ｓが連続して出力されて
いるときには、符号器２Ｃから出力された符号列Ｃ１は
何ら変更操作されず、レジスタ３Ｃｉ介して出力される
。
制御信号Ｓが” １ ”になるのは、第８図に示す特別
な入力列が検出された仁とを示す。この５−ｔｌ １
Ｉｔがレジスタ５Ｃに達すると、このときレジスタ３Ｃ
に保持されていた符号列Ｃ１＋、かり七ノドされてｏｏ
ｏ”に変更される。また同時にレジスタ４Ｃもリセット
されるので、“０００″に続く符号列ＣＩ＋２は第６図
の基本符号化図１たは第８図の符号化図に従ったものが
変更されずに出力される。
な入力列が検出された仁とを示す。この５−ｔｌ １
Ｉｔがレジスタ５Ｃに達すると、このときレジスタ３Ｃ
に保持されていた符号列Ｃ１＋、かり七ノドされてｏｏ
ｏ”に変更される。また同時にレジスタ４Ｃもリセット
されるので、“０００″に続く符号列ＣＩ＋２は第６図
の基本符号化図１たは第８図の符号化図に従ったものが
変更されずに出力される。
つまり、入力列工ｉ＋１ と工、＋２がともに第８図の
特別な入力列であって、符号器２Ｃが制御信号Ｓ＝’Ｍ
”を２度続けて出力しても、レジスタ５Ｃの出力でレジ
スタ４Ｃがリセットされ２る構成であるので、符号列Ｃ
１＋１ ば’ ｏ ｏ ｏ ”に変更されるが、符号列
Ｃ１＋２はその′−１ま出力される。
特別な入力列であって、符号器２Ｃが制御信号Ｓ＝’Ｍ
”を２度続けて出力しても、レジスタ５Ｃの出力でレジ
スタ４Ｃがリセットされ２る構成であるので、符号列Ｃ
１＋１ ば’ ｏ ｏ ｏ ”に変更されるが、符号列
Ｃ１＋２はその′−１ま出力される。
発明の効果
以」−の説明から明らかなように、この発明にあ１０
、 っては、１番目の入力列と（１＋１）番目の入力列との
連続したテークに注目し、所定の符号化表により特別の
入力列たけを検出ｌ〜で該当する符号列を変更するとい
う回路処理を行なっているので、特別な符号化によって
作ら扛た符号は容易に認識することができるのは勿論、
符号化に際して状態ベクトルーや不確定符号列を扱う必
要かなく、装置構成が簡単になるなどの効果を奏する。
、 っては、１番目の入力列と（１＋１）番目の入力列との
連続したテークに注目し、所定の符号化表により特別の
入力列たけを検出ｌ〜で該当する符号列を変更するとい
う回路処理を行なっているので、特別な符号化によって
作ら扛た符号は容易に認識することができるのは勿論、
符号化に際して状態ベクトルーや不確定符号列を扱う必
要かなく、装置構成が簡単になるなどの効果を奏する。
第１図は従来の２／３ティジタル信号変換装置の構成全
示すブロック図、第２図および第３図は第１図の装置の
動作を説明するだめの符号化図および符号列図、第４図
は他の従来装置における符号化図、第５図はこの発明の
一実施例による２／３ティジタル信号変換装置の構成を
示すブロック図、第６図〜第９図は第５図の装置の動作
を説明するための符号化図および符号図、第１０図は第
６図の装置の状態遷移図である。 １Ｃレジスタ、２Ｃ−・杓号器、３Ｃ・レジスタ、４Ｃ
および５Ｃ・ ・・１ビツトレジスタ。 第 １ 図 ９Ａ 第２図 第３図 第８図 第９図 第１０図
示すブロック図、第２図および第３図は第１図の装置の
動作を説明するだめの符号化図および符号列図、第４図
は他の従来装置における符号化図、第５図はこの発明の
一実施例による２／３ティジタル信号変換装置の構成を
示すブロック図、第６図〜第９図は第５図の装置の動作
を説明するための符号化図および符号図、第１０図は第
６図の装置の状態遷移図である。 １Ｃレジスタ、２Ｃ−・杓号器、３Ｃ・レジスタ、４Ｃ
および５Ｃ・ ・・１ビツトレジスタ。 第 １ 図 ９Ａ 第２図 第３図 第８図 第９図 第１０図
Claims (1)
- 符号化されたディジタル信号列で隣り合う′１″を１〜
７個の°０″で分割したコードレートが２／３の符号変
換を行なう装置であって、２ビツトの入力列ケ受け、１
査目の２ビツト入力列と（］＋１）番目の入力列からな
る４ビノトテ一タゲ順次得る手段と、この４ビツトデー
タに基づいて１番目の符号列を発生する符号化手段と、
この符号化手段から出力される彷号列を一時記憶する記
憶手段と、上記４ビットデータから特別のデータを検出
する手段と、この検出手段の検出信号（Ｆ一応動し、上
記記憶手段の（ｉ＋１）番目の符号列を所定の符号列Ｖ
′Ｃ変更する手段とを備えたディジタル信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115884A JPS60185431A (ja) | 1984-03-02 | 1984-03-02 | デイジタル信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115884A JPS60185431A (ja) | 1984-03-02 | 1984-03-02 | デイジタル信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60185431A true JPS60185431A (ja) | 1985-09-20 |
Family
ID=12600608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115884A Pending JPS60185431A (ja) | 1984-03-02 | 1984-03-02 | デイジタル信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185431A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149152A (en) * | 1980-02-19 | 1981-11-18 | Sperry Rand Corp | Data encoding method and device using 2/3 code rate with full word preceding |
-
1984
- 1984-03-02 JP JP4115884A patent/JPS60185431A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149152A (en) * | 1980-02-19 | 1981-11-18 | Sperry Rand Corp | Data encoding method and device using 2/3 code rate with full word preceding |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0199088B1 (en) | Method and apparatus for modifying a run-length limited code | |
| JPH0214816B2 (ja) | ||
| US6433725B1 (en) | High speed analog-to-digital converter | |
| JPH0577226B2 (ja) | ||
| JPS6026330B2 (ja) | パルス符号並直列変換信号の変換装置 | |
| EP0059224B1 (en) | System for coding and decoding binary data | |
| JPS60185431A (ja) | デイジタル信号変換装置 | |
| EP0359265B1 (en) | Zero string error detection circuit | |
| JPH06252874A (ja) | ワード同期検出回路 | |
| SU934469A1 (ru) | Устройство дл вычислени логарифмических функций | |
| JP2593662B2 (ja) | パンクチャド符号化回路 | |
| JP2728818B2 (ja) | 可変長復号化器 | |
| SU942111A1 (ru) | Устройство дл сжати непрерывных сигналов | |
| JPH05259922A (ja) | 可変長符号化器 | |
| JPH04243348A (ja) | ＢｎＺＳ符号復号器 | |
| JPS61274425A (ja) | デイジタル圧縮回路 | |
| SU903857A1 (ru) | Преобразователь кодов координат в единичный код | |
| JPH0260323A (ja) | 情報変換方式 | |
| JPS6340415A (ja) | 周期冗長検査符号生成回路 | |
| JPS60152154A (ja) | ２進デ−タの符号化方式およびその装置 | |
| SU1264163A1 (ru) | Сумматор по модулю три | |
| JP2600148B2 (ja) | コード変換方法 | |
| JPH03174850A (ja) | 信号符号化方式および信号変換装置 | |
| JPS644380B2 (ja) | ||
| JPS6358674A (ja) | 磁気記録符号化装置 |