JPS60186063A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS60186063A JPS60186063A JP59018481A JP1848184A JPS60186063A JP S60186063 A JPS60186063 A JP S60186063A JP 59018481 A JP59018481 A JP 59018481A JP 1848184 A JP1848184 A JP 1848184A JP S60186063 A JPS60186063 A JP S60186063A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は絶縁基板上に半導体薄膜を被着形成してなる薄
膜トランジスタに関する。
膜トランジスタに関する。
く背景技術とその問題点〉
石英板またはガラス板等の絶縁基板上に半導体薄膜を被
着形成してなる薄膜トランジスタ（Ｔ Ｆ Ｔ ： Ｔ
ｂ１ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ ）は、たと
えば第１図のような構成を有している。
着形成してなる薄膜トランジスタ（Ｔ Ｆ Ｔ ： Ｔ
ｂ１ｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ ）は、たと
えば第１図のような構成を有している。
すなわち、この第１図において、石英板等の絶縁基板１
上に二酸化シリコン等の絶縁膜２を形成した後、ポリシ
リコン（多結晶シリコン）等の半導体薄膜を被着形成し
ており、これにエツチングや不純物拡散等の処理を施す
ことによって、ソース領域３、ドレイン領域５、ふζよ
びこれらの領域の間に活性領域（チャンネル領域）４を
形成している。そして、これら３つの領域を覆うように
絶縁膜６を形成した後、アルミニウムＡ１等によシソ−
スミ極１およびドレイン電極８を形成中るとす ともに、トープトポ中シリコン（不純物添加多結晶シリ
コン）等によりゲート電極９を形成している。なお、上
記３つの領域はいずれも３０００〜５０００Ａ：”程度
の膜厚で形成されている。
上に二酸化シリコン等の絶縁膜２を形成した後、ポリシ
リコン（多結晶シリコン）等の半導体薄膜を被着形成し
ており、これにエツチングや不純物拡散等の処理を施す
ことによって、ソース領域３、ドレイン領域５、ふζよ
びこれらの領域の間に活性領域（チャンネル領域）４を
形成している。そして、これら３つの領域を覆うように
絶縁膜６を形成した後、アルミニウムＡ１等によシソ−
スミ極１およびドレイン電極８を形成中るとす ともに、トープトポ中シリコン（不純物添加多結晶シリ
コン）等によりゲート電極９を形成している。なお、上
記３つの領域はいずれも３０００〜５０００Ａ：”程度
の膜厚で形成されている。
このような従来の薄膜トランジスタに」？いて、上記活
性領域４はキャリアの移動度を上げるとともにしきい値
電圧を低くするため薄い方が好ましい。しかし、上述し
たように、ソース領域３、活性領域４、およびドレイ／
領域５は半導体薄膜の被着により等しい膜厚で形成され
るため、活性領域４の膜厚を薄くしようとすると、ソー
ス領域３、およびドレイン領域５の膜厚も同時に薄くな
ってしまい、これら２つの領域の抵抗値が高くなってし
まう。また、ｌ（Ｉ Ｅ （反応性イオンエツチング）
等により、−活性領域４のみを薄くすることもできるが
、膜厚の制御が難しく膜へのダメージも大きｂため、通
常この方法は用いられない。
性領域４はキャリアの移動度を上げるとともにしきい値
電圧を低くするため薄い方が好ましい。しかし、上述し
たように、ソース領域３、活性領域４、およびドレイ／
領域５は半導体薄膜の被着により等しい膜厚で形成され
るため、活性領域４の膜厚を薄くしようとすると、ソー
ス領域３、およびドレイン領域５の膜厚も同時に薄くな
ってしまい、これら２つの領域の抵抗値が高くなってし
まう。また、ｌ（Ｉ Ｅ （反応性イオンエツチング）
等により、−活性領域４のみを薄くすることもできるが
、膜厚の制御が難しく膜へのダメージも大きｂため、通
常この方法は用いられない。
〈発明の目的〉
そこで１本発明は上述した従来の問題点に鑑みてなされ
たものであり、活性領域の膜厚を薄くしキャリアの移動
度を上げしきい値電圧を低くするとともに、ソース領域
およびドレイン領域の膜厚を上記活性領域の膜厚より厚
くしこれら２つの領域の低抵抗化を図った薄膜トランジ
スタを提供することを目的とする。
たものであり、活性領域の膜厚を薄くしキャリアの移動
度を上げしきい値電圧を低くするとともに、ソース領域
およびドレイン領域の膜厚を上記活性領域の膜厚より厚
くしこれら２つの領域の低抵抗化を図った薄膜トランジ
スタを提供することを目的とする。
〈発明の概要〉
本発明に係る薄膜トランジスタは、上述した目的を達成
するために、多結晶シリコン膜からなる半導体層にソー
ス、ドレイン領域と夫々の電極を形成し、該ソース、ド
レイン領域の間の活性領域にゲート絶縁膜を介してゲー
ト電極を形成してなる薄膜トランジスタにおいて、上記
ソース、ドレイン領域が上記活性領域を形成する上記多
結晶シリコン膜より低抵抗膜との積層膜で形成されてな
ることを特徴とするものである。
するために、多結晶シリコン膜からなる半導体層にソー
ス、ドレイン領域と夫々の電極を形成し、該ソース、ド
レイン領域の間の活性領域にゲート絶縁膜を介してゲー
ト電極を形成してなる薄膜トランジスタにおいて、上記
ソース、ドレイン領域が上記活性領域を形成する上記多
結晶シリコン膜より低抵抗膜との積層膜で形成されてな
ることを特徴とするものである。
〈実施例〉
以下、本発明の好適な実施例について図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
第２図〜第１１図は、本発明に係る薄膜トランジスタの
第１の実施例における製造工程を示す概略断面図である
。
第１の実施例における製造工程を示す概略断面図である
。
まず、第２図に示すように、石英板あるいはガラス板等
の絶縁基板１１上に、絶縁膜として、たとえば二酸化シ
リコン膜１２をＣ１ｆ−Ｄ法（気相成長法）等により被
着形成した後、第３図１Ｃ示すように、この二酸化シリ
コン膜１２の表面に不純物添加によシ抵抗値を下げたド
ープトポリシリコン（不純物添加多結晶シリコン）膜１
３をＣＶＤ法等によシ被着形成する。この時、ドープト
ポリシリコン膜１３は膜厚３０００犬程度に形成するの
が好ましい。
の絶縁基板１１上に、絶縁膜として、たとえば二酸化シ
リコン膜１２をＣ１ｆ−Ｄ法（気相成長法）等により被
着形成した後、第３図１Ｃ示すように、この二酸化シリ
コン膜１２の表面に不純物添加によシ抵抗値を下げたド
ープトポリシリコン（不純物添加多結晶シリコン）膜１
３をＣＶＤ法等によシ被着形成する。この時、ドープト
ポリシリコン膜１３は膜厚３０００犬程度に形成するの
が好ましい。
そして、第４図に示すように、上記ドープトポリシリコ
ン膜１３のソース領域およびドレイン領域とする部分（
図中両側の部分）を残してこれらの・領域に挾まれる中
央部分を、フォトエツチング等を施すことによシ除去す
る。
ン膜１３のソース領域およびドレイン領域とする部分（
図中両側の部分）を残してこれらの・領域に挾まれる中
央部分を、フォトエツチング等を施すことによシ除去す
る。
次に、第５図に示すように、ポリシリコン（多結晶シリ
コン）膜１４を後述する活性領域に必要な膜厚だけＣＶ
Ｄ法等により被着形成する。この時のポリシリコン膜１
４の膜厚は、たとえば１５００に以下のように一般の薄
膜トランジスタ形成時の膜厚よりも薄くすることが好ま
しいが、更に後述するように、１００〜７５０λと極め
て薄くすることにより、特性を大幅に向上できる等の優
れた効果が１外られるものである。
コン）膜１４を後述する活性領域に必要な膜厚だけＣＶ
Ｄ法等により被着形成する。この時のポリシリコン膜１
４の膜厚は、たとえば１５００に以下のように一般の薄
膜トランジスタ形成時の膜厚よりも薄くすることが好ま
しいが、更に後述するように、１００〜７５０λと極め
て薄くすることにより、特性を大幅に向上できる等の優
れた効果が１外られるものである。
続いて、第６図に示すように、積層形成されたポリシリ
コン膜１４とドープトポリシリコン膜１３の図中両側の
部分を、他の累子（図示せず）と−分離を図るために、
フォトエツチング等を施すことによシ除去する。ここで
、上記ポリシリコン膜１４のドープトポリシリコン膜１
３に挾まれた部分が活性領域となる。 ゛ 次に、第７図に示すように、これに熱酸化を短時間施し
た後、ＣＶＤ法を施すことによって二酸化シリコン膜１
５を膜厚ｘｏｏｏ１程度に被着形成する。なお、二酸化
シリコン膜１５はＣＶＤ法のみで形成しても良いが、上
述したように、ＣＶＤ法を施す前に熱酸化を短時間施す
ことにより、この二酸化シリコン膜１５とポリシリコン
膜１４との密着性が良くなるとともに、これらの界面で
の悪影響が低減され、特性向上が図れる。
コン膜１４とドープトポリシリコン膜１３の図中両側の
部分を、他の累子（図示せず）と−分離を図るために、
フォトエツチング等を施すことによシ除去する。ここで
、上記ポリシリコン膜１４のドープトポリシリコン膜１
３に挾まれた部分が活性領域となる。 ゛ 次に、第７図に示すように、これに熱酸化を短時間施し
た後、ＣＶＤ法を施すことによって二酸化シリコン膜１
５を膜厚ｘｏｏｏ１程度に被着形成する。なお、二酸化
シリコン膜１５はＣＶＤ法のみで形成しても良いが、上
述したように、ＣＶＤ法を施す前に熱酸化を短時間施す
ことにより、この二酸化シリコン膜１５とポリシリコン
膜１４との密着性が良くなるとともに、これらの界面で
の悪影響が低減され、特性向上が図れる。
次に、第８図に示すように、不純物としてリンＰを添加
したリン・ドープトポリシリコン（リン添加多結晶シリ
コン）膜１６をＣＶＩ〕法等により被着形成した後、第
９図に示すように、図中中央のゲート部のみを残し、リ
ン・ドープトポリシリコン膜１６および二酸化シリコン
膜１５ｆフォトエツチング等を用いてそれぞれ除去する
。
したリン・ドープトポリシリコン（リン添加多結晶シリ
コン）膜１６をＣＶＩ〕法等により被着形成した後、第
９図に示すように、図中中央のゲート部のみを残し、リ
ン・ドープトポリシリコン膜１６および二酸化シリコン
膜１５ｆフォトエツチング等を用いてそれぞれ除去する
。
続すて、第１θ図に示すように、絶縁膜とじてたとえば
二酸化シリコン膜１７をＣＶＤ法等により被着形成する
。この時、二酸化シリコン膜１Ｔは膜厚３０００λ程度
に形成するのが好ましい。
二酸化シリコン膜１７をＣＶＤ法等により被着形成する
。この時、二酸化シリコン膜１Ｔは膜厚３０００λ程度
に形成するのが好ましい。
そして、第１１図に示すように、最後に、電極用の窓開
けを行い、アツベニウム（Ａ Ｉ）等をたとえば真空蒸
着ト・・ター・−ツチ・グすることによシ、ソース電極
１８、ゲート′電極１９、およびドレイン電極２０をそ
れぞれ形成する。
けを行い、アツベニウム（Ａ Ｉ）等をたとえば真空蒸
着ト・・ター・−ツチ・グすることによシ、ソース電極
１８、ゲート′電極１９、およびドレイン電極２０をそ
れぞれ形成する。
このような製造工程を経て得られた薄膜トランジスタに
おいて活性領域を形成するポリシリコン膜１４の膜厚を
１００〜７５０人にすることによって、しきい値電圧を
低くすることができるとともに、キャリアの実効移動度
を極めて大きくすることができ、ソース領域およびドレ
イ／領域の接合におけるリーク電流ならびに外部光によ
るソース領域、ドレイン領域間のリーク電流を小さくす
ることができる。なお、このような超薄膜トランジスタ
を構成する場合において、活性領域のポリシリコン膜１
４の膜厚は１００〜７５０λの範囲であれば良いが、一
般的には、１００〜６００λにするのが好ましく、２０
０〜５０（３Ａ’にするのがさらに好ましい。
おいて活性領域を形成するポリシリコン膜１４の膜厚を
１００〜７５０人にすることによって、しきい値電圧を
低くすることができるとともに、キャリアの実効移動度
を極めて大きくすることができ、ソース領域およびドレ
イ／領域の接合におけるリーク電流ならびに外部光によ
るソース領域、ドレイン領域間のリーク電流を小さくす
ることができる。なお、このような超薄膜トランジスタ
を構成する場合において、活性領域のポリシリコン膜１
４の膜厚は１００〜７５０λの範囲であれば良いが、一
般的には、１００〜６００λにするのが好ましく、２０
０〜５０（３Ａ’にするのがさらに好ましい。
続いて、第２の実施例について説明する。第１２図〜第
２１図は、本発明に係る薄膜トランジスタの第２の実施
例における製造工程を示゛を概略断面図である。なお、
この実施例における薄膜トランジスタはいわゆるバック
ゲートタイプのものである。
２１図は、本発明に係る薄膜トランジスタの第２の実施
例における製造工程を示゛を概略断面図である。なお、
この実施例における薄膜トランジスタはいわゆるバック
ゲートタイプのものである。
まず、第１２図に示すように、石英板あるいはガラス板
等の絶縁基板２１上に、絶縁膜として、たとえば二酸化
シリコン膜２２をＣＶＤ法等により被着形成した後、第
１３図に示すように、この二酸化シリコン膜２２の表面
にドープトポリシリコン膜２３をＣＶＤ法等により被着
形成する。
等の絶縁基板２１上に、絶縁膜として、たとえば二酸化
シリコン膜２２をＣＶＤ法等により被着形成した後、第
１３図に示すように、この二酸化シリコン膜２２の表面
にドープトポリシリコン膜２３をＣＶＤ法等により被着
形成する。
そして、上記ドープトポリシリコン膜２３の図中中央部
のみを残して、他の部分をフォトエツチング等で除去す
ることにより、第１４図に水子ように、ゲート・電極２
３ａを形成する。
のみを残して、他の部分をフォトエツチング等で除去す
ることにより、第１４図に水子ように、ゲート・電極２
３ａを形成する。
次に、これに熱酸化あるいはＣＶＤ法を行うことにより
、第１５図に示すように、ゲート電険となる。ドープト
ポリシリコン膜２３の表面に二酸化／リコンｌ摸２４を
形成する。
、第１５図に示すように、ゲート電険となる。ドープト
ポリシリコン膜２３の表面に二酸化／リコンｌ摸２４を
形成する。
そして、第１６図に示すように、活性領域（チャンネル
領域〕を形成するポリシリコン膜２５をＣＶＤ法等によ
り被着形成する。この時、ポリシリコン膜２５は前述し
たように、膜厚を１００〜７５０Ａ’、好ましくは１０
０〜６００λ、さらに好ましくは２００〜５００１と極
めて薄くすることにより、特性が向上することは勿論で
ある。
領域〕を形成するポリシリコン膜２５をＣＶＤ法等によ
り被着形成する。この時、ポリシリコン膜２５は前述し
たように、膜厚を１００〜７５０Ａ’、好ましくは１０
０〜６００λ、さらに好ましくは２００〜５００１と極
めて薄くすることにより、特性が向上することは勿論で
ある。
続いて、第１７図に示すように、このポリシリコン膜１
５よりも低抵抗のドープトポリシリコン膜２６を被着形
成した後、第１８図に示すように、他の素子（図示せず
）との分離を図るためにドープトポリシリコン膜２６お
よびポリシリコン膜２５の図中両側の部分をフォトエツ
チング等を施すことにより除去する。
５よりも低抵抗のドープトポリシリコン膜２６を被着形
成した後、第１８図に示すように、他の素子（図示せず
）との分離を図るためにドープトポリシリコン膜２６お
よびポリシリコン膜２５の図中両側の部分をフォトエツ
チング等を施すことにより除去する。
そして、更に、第１９図に示すように、中央のゲート部
すなわち、ドープトポリシリコン膜２６のゲート電極２
３ａの上方に位置する部分のみをフォトエツチング等を
施すことにより除去する。
すなわち、ドープトポリシリコン膜２６のゲート電極２
３ａの上方に位置する部分のみをフォトエツチング等を
施すことにより除去する。
次に、第２０図に示すよりに、絶縁膜として二酸化シリ
コン膜２７をＣＶＤ法等により被着形成する。この時二
酸化シリコン膜２７は膜厚３０００１程度に形成するの
が好ましい。なお、二酸化シリコン膜２１は、熱酸化を
短時間施した後、ＣＶＤ法によシ被着形成すれば、ポリ
シリコン膜２５との密着性は良くなる。
コン膜２７をＣＶＤ法等により被着形成する。この時二
酸化シリコン膜２７は膜厚３０００１程度に形成するの
が好ましい。なお、二酸化シリコン膜２１は、熱酸化を
短時間施した後、ＣＶＤ法によシ被着形成すれば、ポリ
シリコン膜２５との密着性は良くなる。
そして、第２１図に示すように、最後に電極用の窓開け
を行い、アルミニウム（ＡＩ）等をたとえば真空蒸着し
パターンエツチングすることにより、ソース゛電極２８
およびドレイン電極２９を形成する。なお、ゲート電極
２３ａは図中この素子の央行き方向より引き出される。
を行い、アルミニウム（ＡＩ）等をたとえば真空蒸着し
パターンエツチングすることにより、ソース゛電極２８
およびドレイン電極２９を形成する。なお、ゲート電極
２３ａは図中この素子の央行き方向より引き出される。
このような製造工程を経て得られた薄膜トランジスタは
、上述した第１の実施例の薄膜トランジスタと同様の効
果が酪られる。
、上述した第１の実施例の薄膜トランジスタと同様の効
果が酪られる。
〈発明の効果〉
上述した実施例の説明から明らかなように、本発明によ
れば、活性領域の膜厚を薄くして特性の向上、例えボキ
ャリアの移動度を上げしきい値亀圧を低くすることを図
るとともに、ソース領域およびドレイン領域の膜厚を上
記活性領域の膜厚より厚くしこれら２つの領域の低抵抗
化を図った薄膜トランジスタを提供することができ、所
期の目的を十分に達成することができる。
れば、活性領域の膜厚を薄くして特性の向上、例えボキ
ャリアの移動度を上げしきい値亀圧を低くすることを図
るとともに、ソース領域およびドレイン領域の膜厚を上
記活性領域の膜厚より厚くしこれら２つの領域の低抵抗
化を図った薄膜トランジスタを提供することができ、所
期の目的を十分に達成することができる。
第１図は従来の薄膜トランジスタの構成の一列を示す概
略断面図である。 第２図〜第１１図は本発明に係る薄膜トランジスタの第
１の実施例における製造工程を示＋概略断面図、第１２
図〜第２１図は本発明に係る薄膜トランジスタの・篤２
の実施例における製造工程を示す概略断面図である。 １１．２１・・・絶縁等板 １３、’２６・・・ ドープトポリシリコン膜１４．２
５・・・ポリシリコン膜 １５．２４・・・二酸化シリコン膜 １８．２８・・・ソース電極 １９．２３；Ｉ・・・ゲート電極 ２０．２９・・・ ドレイン電極 第１図 手続補正書（自発） ＋＋Ｂ １ｌｌＩ ｅｏ年４ 月９ 口特許庁長官 志
賀 学 殿 １、事件の表示 昭和５９年 特許願第 １８４８１ 号２、発明の名称 事イ′１との関係 特３’ｒ出願人 住 所 東京部品用区北品用６丁目７番３５号氏名 （
２１Ｂ ）ソニー株式会社 （名称） 代表者 大 賀 典 雄 ４、代 理 人 〒１０５ 住 所 東京都遜区虎ノ門二丁目６番４号第１１森ビル
１１階置（５０８）８２６６ （代）自 発 ６、補正の対象 明細書の１発明の詳細な説明」の欄、 ［図面の簡単な
説明］の欄、および図面 ７、補正の内容 （７−１） ８Ａ細書の第１０頁第１６行目と同頁第１
７行の間に次の記載を加入する。 ［次に、第３の実施例について第２２図〜第２６図を用
いて説明する。なお、共通部分について′ま、第１の実
施例と同様の参照番号を何し説明を省略する。第３の実
施例の薄膜１〜ランンスタは、第２２図に示すように、
ＰＳＧ（ＩＪンシリケ−トグラス）膜３１上にノース領
域、トレイン領域であるドープトポリシリコン膜１３お
よびその周辺領域に二酸化シリコン膜３２が略等しい膜
厚となるように被着形成された構造となっている。した
がって、低抵抗領域である１・−ブトポリシリコン膜１
３の表面に段差がなくなり、また、ドープトポリシリコ
ン膜１３とポリシリコン膜１４間のコンタクトが良好で
ある。この薄膜１−ランンスタは、たとえば以下に述べ
るような製造工程によって製造すれば良い。すなわち、
絶縁基板１１上にＰＳＧ膜３１および二酸化シリコン膜
３２をＣＶＤ法等により被着形成（第２３図参照）した
後、二酸化シリコン膜３２のソース領域、トレイン領域
とする各領域をフォトエツチング等により除去し溝４０
を形成する（第２４図参照）。そして、ドープトポリシ
リコン膜１３を被着形成しレジスト３３をスピンコード
法等により塗布して（第２５図参照）、レジスト３３と
ドープトポリシリコン膜１３に対して同一のエノチンク
レートとなる条件下においてＲＩＥ（反応性イオンエツ
チング）等を施し表面を平坦化する（第２６図参照）。 以降の工程については通常の薄膜トランジスタの製造工
程と同様である。なお、この薄膜トランジスタによれば
、ＰＳＧ膜３１によって絶縁基板１１からの汚れを防止
できるさ共に、該Ｐ ８ Ｇ膜３１を不純物拡散に用い
ることもてきる。 また、第２７図は第４の実施例の薄膜Ｉ・ランジスタを
示す概略断面図であり、絶縁基板１１上に溝５０を形成
し、この溝にノース領域、トレイン領域とするドープ１
へポリシリコン膜１３を形成した構造となっており、第
８の実施例と同様に段差がなく、ドープトポリシリコン
膜１３とポリシリコン膜１４間のコンタクトが良好であ
る。なお、この第２７図においても、共通部分について
は、第１の実施例と同様の参照番号を伺し説明を省略す
る。 上述した第３および第４の実施例の各薄膜１−ランジス
タについても、第１の実施例の薄膜トランジスタと同様
の効果が得られる。」 （７Ｌ−２） 明細書の第１１頁第１３行目と同貢第１
４・行目の間に次の記載を加入する。 「第２２図は本発明に係る薄膜トランジスタの第３の実
施例を示す概略断面図、第２３図〜第２６図は上記第３
の実施例の薄膜トランジスタの製造工程の一例を示す概
略断面図、第２７図は本発明に係る薄膜トランジスタの
第４の実施例を示す概略断面図である。」 （７−８） 添付図面さして第２２図〜第２７図を別紙
の通り追加する。 以上 第２２図 １ 第２３図 １ 第２４図 ４／） 第２５図 ママ １ 第２６図 ！、） ｔｔ ５０
略断面図である。 第２図〜第１１図は本発明に係る薄膜トランジスタの第
１の実施例における製造工程を示＋概略断面図、第１２
図〜第２１図は本発明に係る薄膜トランジスタの・篤２
の実施例における製造工程を示す概略断面図である。 １１．２１・・・絶縁等板 １３、’２６・・・ ドープトポリシリコン膜１４．２
５・・・ポリシリコン膜 １５．２４・・・二酸化シリコン膜 １８．２８・・・ソース電極 １９．２３；Ｉ・・・ゲート電極 ２０．２９・・・ ドレイン電極 第１図 手続補正書（自発） ＋＋Ｂ １ｌｌＩ ｅｏ年４ 月９ 口特許庁長官 志
賀 学 殿 １、事件の表示 昭和５９年 特許願第 １８４８１ 号２、発明の名称 事イ′１との関係 特３’ｒ出願人 住 所 東京部品用区北品用６丁目７番３５号氏名 （
２１Ｂ ）ソニー株式会社 （名称） 代表者 大 賀 典 雄 ４、代 理 人 〒１０５ 住 所 東京都遜区虎ノ門二丁目６番４号第１１森ビル
１１階置（５０８）８２６６ （代）自 発 ６、補正の対象 明細書の１発明の詳細な説明」の欄、 ［図面の簡単な
説明］の欄、および図面 ７、補正の内容 （７−１） ８Ａ細書の第１０頁第１６行目と同頁第１
７行の間に次の記載を加入する。 ［次に、第３の実施例について第２２図〜第２６図を用
いて説明する。なお、共通部分について′ま、第１の実
施例と同様の参照番号を何し説明を省略する。第３の実
施例の薄膜１〜ランンスタは、第２２図に示すように、
ＰＳＧ（ＩＪンシリケ−トグラス）膜３１上にノース領
域、トレイン領域であるドープトポリシリコン膜１３お
よびその周辺領域に二酸化シリコン膜３２が略等しい膜
厚となるように被着形成された構造となっている。した
がって、低抵抗領域である１・−ブトポリシリコン膜１
３の表面に段差がなくなり、また、ドープトポリシリコ
ン膜１３とポリシリコン膜１４間のコンタクトが良好で
ある。この薄膜１−ランンスタは、たとえば以下に述べ
るような製造工程によって製造すれば良い。すなわち、
絶縁基板１１上にＰＳＧ膜３１および二酸化シリコン膜
３２をＣＶＤ法等により被着形成（第２３図参照）した
後、二酸化シリコン膜３２のソース領域、トレイン領域
とする各領域をフォトエツチング等により除去し溝４０
を形成する（第２４図参照）。そして、ドープトポリシ
リコン膜１３を被着形成しレジスト３３をスピンコード
法等により塗布して（第２５図参照）、レジスト３３と
ドープトポリシリコン膜１３に対して同一のエノチンク
レートとなる条件下においてＲＩＥ（反応性イオンエツ
チング）等を施し表面を平坦化する（第２６図参照）。 以降の工程については通常の薄膜トランジスタの製造工
程と同様である。なお、この薄膜トランジスタによれば
、ＰＳＧ膜３１によって絶縁基板１１からの汚れを防止
できるさ共に、該Ｐ ８ Ｇ膜３１を不純物拡散に用い
ることもてきる。 また、第２７図は第４の実施例の薄膜Ｉ・ランジスタを
示す概略断面図であり、絶縁基板１１上に溝５０を形成
し、この溝にノース領域、トレイン領域とするドープ１
へポリシリコン膜１３を形成した構造となっており、第
８の実施例と同様に段差がなく、ドープトポリシリコン
膜１３とポリシリコン膜１４間のコンタクトが良好であ
る。なお、この第２７図においても、共通部分について
は、第１の実施例と同様の参照番号を伺し説明を省略す
る。 上述した第３および第４の実施例の各薄膜１−ランジス
タについても、第１の実施例の薄膜トランジスタと同様
の効果が得られる。」 （７Ｌ−２） 明細書の第１１頁第１３行目と同貢第１
４・行目の間に次の記載を加入する。 「第２２図は本発明に係る薄膜トランジスタの第３の実
施例を示す概略断面図、第２３図〜第２６図は上記第３
の実施例の薄膜トランジスタの製造工程の一例を示す概
略断面図、第２７図は本発明に係る薄膜トランジスタの
第４の実施例を示す概略断面図である。」 （７−８） 添付図面さして第２２図〜第２７図を別紙
の通り追加する。 以上 第２２図 １ 第２３図 １ 第２４図 ４／） 第２５図 ママ １ 第２６図 ！、） ｔｔ ５０
Claims (1)
- 多結晶シリコン膜からなる半導体層にソース、ドレイン
風域と夫々の電極を形成し、該ソース、ドレイン客域の
間の活性領域にゲート絶縁膜を介してゲート電極を形成
してなる薄膜トランジスタにおいて、上記ソース、ドレ
イン領域が、上記活性領域を形成する上記多結晶シリコ
ン膜と該多結晶シリコン膜より低抵抗膜との積層膜で形
成されてなる薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018481A JPS60186063A (ja) | 1984-02-06 | 1984-02-06 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018481A JPS60186063A (ja) | 1984-02-06 | 1984-02-06 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186063A true JPS60186063A (ja) | 1985-09-21 |
Family
ID=11972823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018481A Pending JPS60186063A (ja) | 1984-02-06 | 1984-02-06 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186063A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128566A (ja) * | 1985-11-29 | 1987-06-10 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPS6386573A (ja) * | 1986-09-30 | 1988-04-16 | Seiko Epson Corp | 薄膜トランジスタ |
| JPH0382081A (ja) * | 1989-08-24 | 1991-04-08 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPH0823099A (ja) * | 1994-03-14 | 1996-01-23 | Natl Science Council Of Roc | 多結晶質薄膜トランジスターおよびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123772A (ja) * | 1982-01-19 | 1983-07-23 | Canon Inc | 半導体素子 |
| JPS58158971A (ja) * | 1982-03-16 | 1983-09-21 | Seiko Epson Corp | 薄膜半導体装置 |
| JPS59168674A (ja) * | 1983-03-15 | 1984-09-22 | Canon Inc | 半導体装置 |
-
1984
- 1984-02-06 JP JP59018481A patent/JPS60186063A/ja active Pending
Patent Citations (3)
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