JPS60186896A

JPS60186896A - 音程変換装置

Info

Publication number: JPS60186896A
Application number: JP59043323A
Authority: JP
Inventors: 渡辺　公治; 健二大谷; 塩月　八重三
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-03-06
Filing date: 1984-03-06
Publication date: 1985-09-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野入力信号の音程に対し、異った音程を有する信号を出力
する装置であり、レコード・放送・映画業界における特
殊効果発生装置として、あるいは異なる音程の２信号の
補正装置として、又、ミキシング装置における伴奏信号
の音程を変換する装置として利用される音程変換装置に
関するものである。

従来例の構成とその問題点第１図に従来例を示す。入力端子１に入力された信号Ｓ
ｔは、１ビツトアナログ・ディジタル変換器２により１
ビツトのディジタル信号Ｄ１に変換される。１ビツトア
ナログ・ディジタル変換器２は、例えばＡＤＭ（適応形
デルタ変調器）を用いることで実用化できる。そして、
そのクロックｆｏは固定マスタークロック発生器３．書
込みクロ・ツク発生器４の出力信号である０ディジタル
信号Ｄ１は、ディジタルの第１メモリー６と第２メモリ
ー６へ入力される。第１及び第２メモリー６．６は、通
常ランダムアクセスメモリー（ＲＡＭ）を用いることで
実現できる。メモリーを動作させる為にはローアドレス
ストローブ（ＲＡＳ）’、コラムアドレスストローブ（
ＣＡＳ）、ライトイネーブルＣ’ＷＥ）ｔアドレス（Ａ
ＤＤＲＥＳＳ）等のメモリー制御信号ｆ１．ｆ２が必要
である０すなわち、この従来例の原理は、メモリーへ書
込まれたディジタル信号を書込みクロック周波数とは別
の周波数の読出しクロックで読出す方法であり、固定マ
スタークロック発生器３及びメモリー制御固定信号発生
器７の出力信号であるｆｌ並びにコントローラ８、可変
マスタークロック発生器９及びメモリー制御可変信号発
生器１０の出力信号であるｆ２を各々最適に選択する第
１セレクタ１１により第１メモリー５及び第２メモリー
〇を制御し、第１及び第２メモリー６．６のディジタル
出力信号Ｄ２．Ｄ３は第２セレクター１２によりシリア
ルのディジタル信号Ｄ４となり、ディジタル信号Ｄ４は
、１ビツトデイジタル・アナログ変換器１３によりアナ
ログ信号Ｓδに変換され出力端子１４に出力される０１
ビツトデイジタル・アナログ変換器１３は、可変の読出
しクロックｆｖＫで動作しており、そのクロックｆｖは
、可変マスタークロック発生器９及び読出しクロック発
生器１５の出力信号である。

第２図は、第１図に示した従来例において、入力信号Ｓ
ｉを１００Ｈｚのｓｉｎ波とした時の出力信号Ｓ？５の
波形を示している。区間Ａ及びＣではｓｉｎ波を出力す
るが、区間Ｂでは、歪んだ波形を出力している。この理
由は、音程変化時に、メモリー内に入力されているディ
ジタルデータを捨てたり、重複して出力するため、１ビ
ツトデイジタルアナログ変換器１３の入力信号Ｄ４が自
然界に存在しないシリアルのディジタル信号となる為で
ある。すなわち、１ビツトのディジタルげ一夕の不連続
が発生するが、アナログに変換された信号は歪を発生す
るが連続した波形となる。この歪は、入力される信号の
種類によっては、全く問題とならないが、特にｓｉｎ波
に近似している場合には現員１ｊ的に歪を発生しやすい
という欠点があった。

発明の目的本発明は、上記の問題点を解消するもので発生する歪波
形に対し周波数帯域に応じた歪低減対策をし、より自然
性を高めた音程変換装置を提供することを目的と１−る
。

発明の構成本発明は、第１の１ビ・ノドアナログ・ディジタル変換
器と第１の１ビットディジタル・アナログ変換器と、第
１　と第２のディジタルメモリーと、第１の１ビツトア
ナログ・ディジタル変換器のための周波数の固定したク
ロックを発生する手段と、第１の１ビットディジタル・
アナログ変換８器のだめの周波数を変化できるクロ・ツ
クを発生する手段と、第１と第２のディジタルメモリー
を制御する信号を発生する手段と、第１の１ピツｔ・デ
ィジタル・アナログ変換器出力を複数に分岐する分岐手
段と、前記分岐手段により分岐された出力のうち少なく
とも１つの出力に対して周波数帯域により分離する分離
手段と、前記分離手段の出力を入力とする、振幅を制御
する手段及び短時間の振幅を制御する手段及び短時間の
高音域のみカットする制御手段のうち少なくとも１つの
制御手段と、前記分岐手段の各出力のうち少なくとも１
つの出力を遅延する時間遅延手段と、前記制御手段と前
記時間遅延手段との出力を加算する加算手段とを具備し
た構成となっており、これにより極めて自然性の高い音
質を得ることができる。

実施例の説明第３図に本発明の一実施例を示す０直線ｚ　−ｚ’で２
分される１６と１７のプロ・ツクのうち、フ゛ロック１
６は、従来例に示した音程変換装置であり、ブロック１
７は、その装置で発生する歪を低減するために付加した
回路である。

以下、ブロック１７について説明する。

１ビツトデイジタル・アナログ変換器１３の出力信号Ｓ
５は、３分岐手段１Ｂによりローノくスフィルタ１（以
下ＬＰＦ　ａ　と略す）１９と、ノくントノくスフィル
タ（以下ＢＰＦと略す）２０と、１ビ、ツトアナログ・
ディジタル変換器２１への入力信号として分岐される。

ＬＰＦａ１９に入力された信号Ｓ６は、振幅を短時間の
み低減させるミューティング回路２２及び第１振幅制御
回路２３を介して出力信号Ｓ１　に変換される。

ＢＰＦ２０に入力された信号Ｓ８は、短時間のみ高い周
波数成分のみを除去するハイカットミューティング回路
２４及び第２振幅制御回路２６を介して出力信号Ｓ２に
変換される。

１ピツトアナログ・ディジタル変換器２１に入力された
信号Ｓ。′は、第３メモリー２６及び１ビツトデイジタ
ル・アナログ変換器２７を介して信号Ｓ３に変換される
。この出力信号Ｓ３は入力信号Ｓ６に対して時間遅延し
ている。さらに信号Ｓ３はＬＰＦｂ２９及び第３振幅制
御回路３０を介して信号Ｓ４に変換される。１ビツトア
ナログ・ディジタル変換器２１及び１ビツトデイジタル
・アナログ変換器２７は、固定マスタークロック発生器
３゜書込み・読出しクロック発生器３１の出力信号ｆ３
がクロックとして入力される。第３メモリー２６は固定
マスタークロック発生器３及びメモリー制御固定信号発
生器３２の出力信号ｆ４がメモリー制御に必要なＲＡＳ
　、ＣＡＳ　、ＷＥ　、アドレス信号として入力される
。さらに上記のミューティング回路２２、ハイカットミ
ューティング回路２４、第１．第２および第３振幅制御
回路２３　、２５　。

３ｏは、固定マスタークロック発生器３、可変マスター
クロック発生器９及びミューティング・振幅制御信号発
生器３３の出力ｆ６が入力される。

第１．第２および第３振幅制御回路２３．２５゜３０の
各々の出力信号Ｓ１．Ｓ２．Ｓ３は、加算器３４により
加算され、出力信号Ｓ６を出力端子３６に出力する。

すなわち、入力端子１に入力された信号ＳＬは、コント
ローラ８を制御することにより、音程の変換された出力
信号Ｓ５に変換され出力端子３６に出力されるのである
。

以下に各回路の動作について詳説する０尚、各設定値は
実験の結果より算出されている。

第４図に、ＬＰＦａ１９とＢＰＦ２０及びＬＰＦｂ２９
の入出力周波数特性を示す０ＬＰＦａ１９とＢＰＦ２０
１ｊ：、１ビツトデイジタル・アナログ変換器１３の出
力信号Ｓ５の全周波数帯域を周波数Ｆ１にて低音域と中
高音域に分離する働きをする。

この周波数Ｆ１は、５０ｏ〜２ｋ）ｈの値に設定されて
いる。尚、周波数Ｆ２は、第３図の実施例では省いてい
るディジタル・アナログ変換時に必要不可欠なサンプリ
ングノイズを低減するＬＰＦのカットオフ周波数と同一
に設定する。

ＬＰＦｂ２９は、低中音域での歪を低減させる働きをし
、そのカットオフ周波数Ｆ３はＦｌと同じかそれ以上の
周波数となる様にすることが必要で１に〜３ｋＨｚの（
ｉに設定されている。

ミューティング・振幅制御信号発生器３３の出力信号ｆ
６は、ミューティングや振幅制御の動作を制御している
。この動作のタイミングは、規則的に発生ずる歪の発生
と同期させれば良い。第６図に歪の発生するタイミング
を示した。キーダウン時、すなわち音程をさげる時は、
メモリーにクロックｆＯで書込んだデータをｆＯよりク
ロックの小さなｆｖ　で読出す場合であり、そのタイミ
ング（ｔ２−１１）はクロックｆＯとメモリー長Ｍ１で
第（１）式のごとく決定される。

ｔｌ−ｔｏ＝（ｆＯ）×Ｍ１・・・・・・・・・・・・
（１）一方キーアップ時、すなわち音程をあげる時は、
メモリーにクロックｆＯで書込んだデータをｆＯよりク
ロックの大きなｆｖ　で読出す場合であり、歪がｔｌ・
ｔ２・・・・・・の他に、読出しカウンタがすべて０に
なるタイミングＴ１．Ｔ２・・・・・・にも発生し、そ
のタイミング（Ｔ２−ｔｌ）はクロックｆｖ　とメモリ
ー長Ｍ１　で第（４弐のごとく決定される。

Ｔ２−１１＝（ｆｖ）　ＸＭｌ−、、、、、、、、、、
、（，４さて、ミューティング回路２２は短時間Δｔま
たけＬＰＦａ１９の出力のレベルＬ１　をミュートする
働きをする。第６図にそのタイミングを示す。

尚、Δｔ　は２ミリ秒〜５０ミリ秒レベルＬ１　は、ｓ
　ｄＢ以上に設定されている。

ハイカットミューティング回路２４は、短時間Δｔ２だ
けカットオフ周波数Ｆ３でハイカットする働きをする。

第７図にそのタイミングを示す。尚、Δｔ２は０．６ミ
リ−５ミリ秒、カットオフ周波数Ｆ３は１に〜３ｋＨｚ
に設定されている。

第１振幅制御回路２３は、ミューティング回路２２によ
って発生する高周波歪を低減させる働きをする。第８図
にその振幅制御のタイミングを示す。歪が発生するｔｌ
、ｔ２・・・・・・を中心として時間Δｔ３だけ振幅を
第８図の如く制御する。当然歪が発生するＴ、、Ｔ２・
・・・・・も同様に制御する。尚、Δｔ３は１０ミリ〜
５０ミリ秒に設定されている。

第３振幅制御回路３０は、第１振幅制御回路２３の出力
信号Ｓ１　が第８図の如くレベル変動が太きいために発
生するトレモロ感を低減する働きをする。すなわちΔｔ
３におけるレベルの減少を、第９図に示す波形を時間Δ
ｔ４だけ加算することにより対策したのである。たソし
、第１振幅制御回路２３０入力信号と同一とした場合時
刻ｔ１．ｔ２・・・・・で歪を発生する為、第３メモリ
ー２６で構成される遅延時間Δｔ６を有する時間遅延回
路により、そのΔｔ４間に歪を発生しない様に最適に設
定されている。尚、Δｔ４は２０ミリ〜６０ミリ秒でΔ
ｔ３より大きい値に、Δｔ６は１０ミリ〜６０ミリ秒で
Δｔ４の％より大きい値に各々設定されている。

第２振幅制御回路２５は、ハイカットミューティング２
４で発生する高周波歪を低減させる働きをする。

第１０図にその振幅制御のタイミングを示す０レベルを
歪が発生するｔｌ、ｔ２・・・・・・を中心として時間
Δｔ６だけ第１０図の如く制御する０当然歪が発生する
Ｔ１．Ｔ２・・・・・・も同様に制御する。尚、Δｔ６
は、２ミリ−３０ミリ秒に設定されている。このΔｔ５
は、Δｔ３より小さい値をとる方が良い０尚コストアツ
プにはなるが、周波数帯域をこの実施例の２分割より多
く分割し、各々に対して最適なミューティング及び振幅
制御を実施することによりさらに自然性を増加すること
が出来ることは言うまでもない。

以上のように本実施例によれは、従来の１ビツトのアナ
ログ・ディジタル変換器を有する音程変換装置において
発生する歪波形が入力信号の周波数により異なるという
点に着目し、周波数帯域に応じた歪低減対策を行い、自
然性の極めて高い音質を得ることができ、そのため入力
信号の周波数帯域が広い場所でも充分対応できる。また
簡単な構成により回路のＬＳＩ化を容易に行なわしめ、
省スペース、ローコスト化を実現することができる０発明の効果本発明により、人力信号の音程と比較して異なる音程の
出力信号を自然性を有して簡単に構成出来る利点を有す
る。又、信号の周波数帯域に応じて最適な歪低減対策を
実施しているため、自然性の極めて高い音質を得ること
ができ、そのため入力信号の周波数帯域が広い場合、ψ
１３えばＨｉ−Ｆｉオーディオ分野やミキシング分野の
機器に対しても充分対応できる。さらに、ディジタル回
路をＬＳｉ化スルことにより、省スペース、ローコスト
化を実現出来その効果は犬なるものがある。

【図面の簡単な説明】

第１図は従来の音程変換装置の構成図、第２図は同出力
波形図、第３図は本発明の一実施例における音程変換装
置の構成図、第４図は同各フィルタの入出力周波数特性
図、第６図は同キーアップ・ダウンの歪発生を示すタイ
ミング図、第６図は同ミューティ／グ回路の動作タイミ
ング図、第７図ＩＪハイカットミューティング回路の動
作タイミング図、第８図〜第１０図は同各振幅制御回路
の出力信号波形図である。２．２１・・・・・・１ビツトアナログ・ディジタル変
換器、３・・・・・・固定マスタークロック発生器、４
・・・・・・書込みクロック発生器、５，６．２６・・
・・・・第１゜第２．第３メモリー、７・・・・・・メ
モリー制御固定信号発生器、８・・・・・・コントロー
ラ、９・・・・・・可変マクタークロック発生器、１０
・・・・・・メモリー制御可変信号発生器、１３，２７
・・・・・・１ビツトテイジタル・アナログ変換器、１
８・・・・・・３分岐手段、１９・・・・・・ＬＰＦａ
、２０・・・・・・ＢＰＦ、２２・・・・・ベニ−ティ
ング回路、２３，２５，３０・・・・・・第１．第２．
第３振幅制御回路、２４・・・・・・ノ・イカットミュ
ーテイング回路、３４・・・・・・加算器。第４図区　砕　ン城　城区　区　区 φ　Ｈ憾　憾　鐵

Claims

【特許請求の範囲】

（１）　第１の１ビツトアナログ・ディジタル変換器と
、第１の１ビツトデイジタル・アナログ変換器と、第１
と第２のディジタルメモリーと、第１の１ビツトアナロ
グ・ディジタル変換器のだめの周波数の固定したクロッ
クを発生する手段−と、第１の１ビツトデイジタル・ア
ナログ変換器のための周波数を変化できるクロックを発
生する手段と、第１と第２のディジタルメモリーを制御
する信号を発生する手段と、第１の１ビツトデイジタル
・アナログ変換器出力を複数に分岐する分岐手段と、前
記分岐手段により分岐された出力のうち少なくとも１つ
の出力に対して周波数帯域により分離する分離手段と、
前記分離手段の出力を入力とする振幅を制御する手段及
び短時間の振幅を制御する手段及び短時間の高音域のみ
カットする制御手段のうち少なくとも１つの制御手段と
、前記分岐手段の各出力のうち少なくとも１つの出力を
遅延する時間遅延手段と、前記制御手段と前記時間遅延
手段との出力を加算するカロ算手段とを具備してなる音
程変換装置。（功　時間遅延手段が、１ビツトアナログ・ディジタル
変換器と１ビツトデイジタルアナログ変換器とディジタ
ルメモリーとメモリを制御する信号を発生する手段とで
構成される特許請求の範囲第１項記載の音程変換装置。