JPS60186939A - タイマ機構 - Google Patents
タイマ機構Info
- Publication number
- JPS60186939A JPS60186939A JP59042715A JP4271584A JPS60186939A JP S60186939 A JPS60186939 A JP S60186939A JP 59042715 A JP59042715 A JP 59042715A JP 4271584 A JP4271584 A JP 4271584A JP S60186939 A JPS60186939 A JP S60186939A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- interval
- time
- timers
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は情報処理装置のタイマ機構に係シ、特に、多数
の種類のタイマを同時に設定することが可能なタイマ機
構に関する。
の種類のタイマを同時に設定することが可能なタイマ機
構に関する。
（ロ）従来技術と問題点
多数の使用者に対する処理を時分割多重で実行するＴ８
８システムの情報処理装置、又は多数の通信回線を時分
割多重で制御する通信制御処理装置等では、ＴＳＳの各
使用者あるいは通信を行っている各回線毎に複数種類ず
つのタイマを同時にかけることがある。これらのタイマ
は、各種の時間監視あるいは遅延処理などの目的で使用
される。
８システムの情報処理装置、又は多数の通信回線を時分
割多重で制御する通信制御処理装置等では、ＴＳＳの各
使用者あるいは通信を行っている各回線毎に複数種類ず
つのタイマを同時にかけることがある。これらのタイマ
は、各種の時間監視あるいは遅延処理などの目的で使用
される。
従来、これらのタイマ機能は、情報処理装置上で走行す
るソフトウェアにより実現されることが多かったが、タ
イマ処理のためのソフトウェアの負荷が大きい等の問題
があった。
るソフトウェアにより実現されることが多かったが、タ
イマ処理のためのソフトウェアの負荷が大きい等の問題
があった。
←→ 発明の目的
本発明の目的は、多数の種類のタイマを同時に設定する
ことが可能で、ソフトウェアの負荷が小さいタイマ機構
を提供することにある。
ことが可能で、ソフトウェアの負荷が小さいタイマ機構
を提供することにある。
本発明の他の目的は、タイマ機構におけるタイマ更新処
理の集中を回避し、タイマ更新もれ等の誤動作の発生を
防止した、改善されたタイマ機構を提供することにある
。
理の集中を回避し、タイマ更新もれ等の誤動作の発生を
防止した、改善されたタイマ機構を提供することにある
。
（ロ）発明の構成
上記目的を達成するために本発明は、少なくともインタ
ーバルタイマ指定情報とタイマ値情報とを含むタイマ制
御語を複数個保持可能な記憶手段と、複数の固定周期の
インターバルタイマのいずれかがタイムアウトしたこと
により起動されて、前記記憶手段に保持されている。
ーバルタイマ指定情報とタイマ値情報とを含むタイマ制
御語を複数個保持可能な記憶手段と、複数の固定周期の
インターバルタイマのいずれかがタイムアウトしたこと
により起動されて、前記記憶手段に保持されている。
すべてのタイマ制御語を順次走査して、インターバルタ
イマ指定情報で指定されるインターバルタイマがタイム
アウトした場合には、当該タイマ制御語のタイム値情報
の更新を行う。タイマ更新手段とを備えたタイマ機構に
おいて、複数のインターバルタイマが同時にタイムアウ
トした場合に、それら複数のインターバルタイマのいず
れかと、前記記憶手段から読み出したタイマ制御語のイ
ンターバルタイマ指定情報で指定される。インターバル
タイマが一致するか否かを判定する判定手段を設け、複
数のインターバルタイマが同時にタイムアウトした場合
には、それら複数のインターバルタイマに対応するタイ
マ制御語を前記判定手段によシ検出し、それらのタイマ
値情報の更新を前記記憶手段の１回の走査で行うことを
特徴とする。
イマ指定情報で指定されるインターバルタイマがタイム
アウトした場合には、当該タイマ制御語のタイム値情報
の更新を行う。タイマ更新手段とを備えたタイマ機構に
おいて、複数のインターバルタイマが同時にタイムアウ
トした場合に、それら複数のインターバルタイマのいず
れかと、前記記憶手段から読み出したタイマ制御語のイ
ンターバルタイマ指定情報で指定される。インターバル
タイマが一致するか否かを判定する判定手段を設け、複
数のインターバルタイマが同時にタイムアウトした場合
には、それら複数のインターバルタイマに対応するタイ
マ制御語を前記判定手段によシ検出し、それらのタイマ
値情報の更新を前記記憶手段の１回の走査で行うことを
特徴とする。
（ホ）発明の実施例
本発明のタイマ機構を備えた情報処理装置のシステム構
成を第１図に示す。中央処理装置ＣＰＵＩは記憶装置Ｍ
ＥＭ２に格納されたプログラムを読み出して実行する。
成を第１図に示す。中央処理装置ＣＰＵＩは記憶装置Ｍ
ＥＭ２に格納されたプログラムを読み出して実行する。
また、データチャネル装置ＤＣＨ３を経由して入出力装
置１０Ｄ４を制御し、入出力動作を行う。タイマ制御部
ＴＭＣ５は本発明のタイマ機構であり、共通パス６を経
由してＣＰＵＩに接続され、ＣＰＵＩからの指示に応答
して、タイマの設定処理及びタイマの無効化処理を行う
。また、ＣＰＵＩとは独立に、一定周期でタイマ更新処
理を行い、以前に設定されたタイマのタイムアウトを検
出すると、ＣＰＵＩへ割込みによシ通知する。
置１０Ｄ４を制御し、入出力動作を行う。タイマ制御部
ＴＭＣ５は本発明のタイマ機構であり、共通パス６を経
由してＣＰＵＩに接続され、ＣＰＵＩからの指示に応答
して、タイマの設定処理及びタイマの無効化処理を行う
。また、ＣＰＵＩとは独立に、一定周期でタイマ更新処
理を行い、以前に設定されたタイマのタイムアウトを検
出すると、ＣＰＵＩへ割込みによシ通知する。
タイマ制御語ＴＣＷの形式を第２図に示す。
ＴＣＷのタイムレンジフィールドは、ＴＣＷの有効性及
び、タイマの時間値の単位を指定する。
び、タイマの時間値の単位を指定する。
タイマの時間値の単位としては、１０ｍ５．ｌ＠。
ＩＭＩＮの ３種類のいずれかを指定できる。タイマ値
フィールドは、１〜２５６のタイマの時間値を指定し、
ａｌビ０″は最大値２５６を表わす。タイマ種別フィー
ルドはプログラムが任意に設定するタイマの種類を表わ
すもので、タイマ制御部５は特に意識せず、単なるデー
タとして扱う。本フィールドは、プログラムが設定した
複数のタイマのいずれかがタイムアウトしたとき、どの
タイマがタイムアウトしたのかをプログラムが識別する
ために必要である。本フィールドの内容としては、例え
ば複数の使用者に対する処理を時分割多重で実行するＴ
８Ｓシステムの情報処理装置では使用者を識別するため
の情報が含まれるし、複数の通信回線を制御する通信制
御処理装置では、通信回線を識別する回線番号及び文字
量監視タイマ、雷、文開始時タイマ、電文終結時タイマ
等のタイマの種類を識別するための情報が含まれる。
フィールドは、１〜２５６のタイマの時間値を指定し、
ａｌビ０″は最大値２５６を表わす。タイマ種別フィー
ルドはプログラムが任意に設定するタイマの種類を表わ
すもので、タイマ制御部５は特に意識せず、単なるデー
タとして扱う。本フィールドは、プログラムが設定した
複数のタイマのいずれかがタイムアウトしたとき、どの
タイマがタイムアウトしたのかをプログラムが識別する
ために必要である。本フィールドの内容としては、例え
ば複数の使用者に対する処理を時分割多重で実行するＴ
８Ｓシステムの情報処理装置では使用者を識別するため
の情報が含まれるし、複数の通信回線を制御する通信制
御処理装置では、通信回線を識別する回線番号及び文字
量監視タイマ、雷、文開始時タイマ、電文終結時タイマ
等のタイマの種類を識別するための情報が含まれる。
タイマ制御部ＴＭＣ５のブロック構成を第３図及び第４
図に示す。ＴＣＭＩＯは、ＴＣＷを最大１０２４個保持
可能表１０２４語構成のＲＡＭ（ランダムアクセスメモ
リ）であり、アドレスポインタレジスタとしてＰＴＲ２
及びＰＴＲ３を持つ。ＴＡＭＩＩは、ＴＣＷの空領域の
アドレスを最大１０２４個保持可能な１０２４語構成の
ＲＡＭでアリ、アドレスポインタレジスタとしてＰＴＲ
Ｉを持つ。インターバルタイマ回路１２は、１０ｍ５．
ｉｓ、ＩＭＩＮ周期の基準信号を発生する回路である。
図に示す。ＴＣＭＩＯは、ＴＣＷを最大１０２４個保持
可能表１０２４語構成のＲＡＭ（ランダムアクセスメモ
リ）であり、アドレスポインタレジスタとしてＰＴＲ２
及びＰＴＲ３を持つ。ＴＡＭＩＩは、ＴＣＷの空領域の
アドレスを最大１０２４個保持可能な１０２４語構成の
ＲＡＭでアリ、アドレスポインタレジスタとしてＰＴＲ
Ｉを持つ。インターバルタイマ回路１２は、１０ｍ５．
ｉｓ、ＩＭＩＮ周期の基準信号を発生する回路である。
タイマ制御回路１３は、ＴＭＣ５全体の動作を制御する
マイクロプログラム制御方式の制御回路であり、その処
理のフローチャートを第５図及び第６図に示す。
マイクロプログラム制御方式の制御回路であり、その処
理のフローチャートを第５図及び第６図に示す。
タイマの設定は、プログラムがタイマセットの出力命令
を実行して、タイマ制御語ＴＣＷを出力することにより
行う。これにより、ＣＰＵ１は共通バス６上にＴＣＷの
データを送出し、ＴＭＳＩＤＴ信号を１″にする。する
とタイマ制御部５は、タイマセットの出力命令処理を開
始する。まず、ＰＴＲＩの値をアドレスとしてＴＡＭＩ
Ｉに格納されているＴＣＭＩＯの空領域のアドレスを１
個読み出してＰＴＲ２にセットした後、ＰＴＲＩＯ値を
−１する。これにより、ＴＡＭＩＩに登録されていた空
領域アドレスを１個だけ切り出したことになる。この空
領域アドレスをアドレスとして、共通バス６上のＴＣＷ
をＴ−ＣＭＩＯに格納し、出力命令を終了させる。
を実行して、タイマ制御語ＴＣＷを出力することにより
行う。これにより、ＣＰＵ１は共通バス６上にＴＣＷの
データを送出し、ＴＭＳＩＤＴ信号を１″にする。する
とタイマ制御部５は、タイマセットの出力命令処理を開
始する。まず、ＰＴＲＩの値をアドレスとしてＴＡＭＩ
Ｉに格納されているＴＣＭＩＯの空領域のアドレスを１
個読み出してＰＴＲ２にセットした後、ＰＴＲＩＯ値を
−１する。これにより、ＴＡＭＩＩに登録されていた空
領域アドレスを１個だけ切り出したことになる。この空
領域アドレスをアドレスとして、共通バス６上のＴＣＷ
をＴ−ＣＭＩＯに格納し、出力命令を終了させる。
々お、初期状態では、ＴＣＭＩＯのすべてのアト。
レスの内容はａｌｌ″ｌ ＯＦ＋であり、ＴＡＭＩＩに
は０、・・・、１０２３の１０２４個の空領域アドレス
が登録されているものとする。
は０、・・・、１０２３の１０２４個の空領域アドレス
が登録されているものとする。
プログラムはタイマセットの出力命令を実行してタイマ
を設定した後ＫＸＰＴＲ２読み出しの入力命令を実行し
て、ＴＣＷが格納されたＴＣＭＩＯのアドレスを読み出
して記憶しておく。
を設定した後ＫＸＰＴＲ２読み出しの入力命令を実行し
て、ＴＣＷが格納されたＴＣＭＩＯのアドレスを読み出
して記憶しておく。
乙の場合には、ＣＰＵ１からのＰＴＲ２ＲＤ信号が１１
″となり、タイマ制御回路１３はＰＴＲ２のデータを共
通バス６を経由してＣＰＵＩへ転送する。
″となり、タイマ制御回路１３はＰＴＲ２のデータを共
通バス６を経由してＣＰＵＩへ転送する。
一度設定したタイマの無効化は、プログラムがタイマキ
ャンセルの出力命令を実行して、無効化するＴＣＷの格
納されているＴＣＭＩＯのアドレスを出力することによ
り行う。これによりＣＰＵＩは共通バス６上にＴＣＭＩ
Ｏのアドレスを送出し、 ＴＭＣＮＣＬ信号を′１″に
する。
ャンセルの出力命令を実行して、無効化するＴＣＷの格
納されているＴＣＭＩＯのアドレスを出力することによ
り行う。これによりＣＰＵＩは共通バス６上にＴＣＭＩ
Ｏのアドレスを送出し、 ＴＭＣＮＣＬ信号を′１″に
する。
すると、タイマ制御回路１３は、タイマキャンセルの出
力命令処理を実行する。まず、共通バス６上のＴＣＭＩ
ＯのアドレスをＰＴＲ２にセソ）Ｌ、ＰＴＲ２の値をア
ドレスとしてＴＣＭＩＯにａｌｌ”０”のデータを書き
込む。次に、ＰＴＲＩＯ値を＋１し、ＰＴＲＩの値をア
ドレスとして共通バス６上のＴＣＭアドレスをＴＡＭｌ
ｌに書き込む。これによ、！ｌ）、ＴＣＭｌｏ内のＴＣ
Ｗを無効化し、そのＴＣＭＩＯのアドレスをＴＡＭｌｌ
に再度、登録したことになる。
力命令処理を実行する。まず、共通バス６上のＴＣＭＩ
ＯのアドレスをＰＴＲ２にセソ）Ｌ、ＰＴＲ２の値をア
ドレスとしてＴＣＭＩＯにａｌｌ”０”のデータを書き
込む。次に、ＰＴＲＩＯ値を＋１し、ＰＴＲＩの値をア
ドレスとして共通バス６上のＴＣＭアドレスをＴＡＭｌ
ｌに書き込む。これによ、！ｌ）、ＴＣＭｌｏ内のＴＣ
Ｗを無効化し、そのＴＣＭＩＯのアドレスをＴＡＭｌｌ
に再度、登録したことになる。
次に、タイマ更新処理について説明する。
３種類の周期のインターバルタイマのいずれかがタイム
アウトして、インターバルタイマ回路１２の出力信号１
０ｍ５．ｉｍ又はＩＭＩＮ信号が１１１１＋に々ると、
Ｓ−ＲフリップフロップＦＦＩ、ＦＦ２又はＦＦ３がセ
ットされ、ＯＲゲートＧ３の出力信号ＩＴＭＯＵＴ信号
が１１１＃ｌになる。すると、タイマ制御回路１３は、
タイマ更新処理を開始する。
アウトして、インターバルタイマ回路１２の出力信号１
０ｍ５．ｉｍ又はＩＭＩＮ信号が１１１１＋に々ると、
Ｓ−ＲフリップフロップＦＦＩ、ＦＦ２又はＦＦ３がセ
ットされ、ＯＲゲートＧ３の出力信号ＩＴＭＯＵＴ信号
が１１１＃ｌになる。すると、タイマ制御回路１３は、
タイマ更新処理を開始する。
最初に、ＩＴＭＲ８信号をＯＮにしてＦＦＩ。
ＦＦ２及びＦＦ３ の出力信号をレジスタＲＥＧ１にセ
ットすると同時に、ＦＦＩ、ＦＦ２及びＦＦ３をリセッ
トする。次にＰＴＲ３に初期値０をセットして、ＴＣＭ
ｌｏの走査を開始する。
ットすると同時に、ＦＦＩ、ＦＦ２及びＦＦ３をリセッ
トする。次にＰＴＲ３に初期値０をセットして、ＴＣＭ
ｌｏの走査を開始する。
まず、ＰＴＲ３の値をアドレスとしてＴＣＭｌｏからＴ
ＣＷを読み出してＴＣＲ１４にセットする。
ＣＷを読み出してＴＣＲ１４にセットする。
次に、そのＴＣＷが有効であり、かつ、タイムレンジフ
ィールドで指定されたインターバルタイマがタイムアウ
トしているかどうかを調べる。これは、ＴＣＲ１４のタ
イムレンジフィールドをデコードするデコーダＤＥＣ１
５及びＡＮＤゲート０４〜Ｇ６．ＯＲゲートＧ７により
、作成されるＩＴＭＥＱ信号を検査することにより行う
。
ィールドで指定されたインターバルタイマがタイムアウ
トしているかどうかを調べる。これは、ＴＣＲ１４のタ
イムレンジフィールドをデコードするデコーダＤＥＣ１
５及びＡＮＤゲート０４〜Ｇ６．ＯＲゲートＧ７により
、作成されるＩＴＭＥＱ信号を検査することにより行う
。
いま、ＴＣＲ１４にセットされているＴＣＷのタイムレ
ンジフィールドの値が０１”（１０ｍａ）であり、１０
ｍ！＋と１８のインターバルタイマがタイムアウトして
、ＲＥＧＩのＱ１出力及びＱ２出力信号が”１″の場合
を考える。この場合ニハ、ＴＭＲＮＧ信号は”０１″で
あｊ５、ＤＥＣ１５のＱ１出力信号が１″となるので、
Ｇ４の出力信号が“１”になり、Ｇ７の出力信号Ｉ Ｔ
ＭＥ Ｑも１″となｆｉｌ、ＴＣＷに有効であシ、か
つ、タイムレンジで指定されたインターバルタイマがタ
イムアウトしていることがわかる。
ンジフィールドの値が０１”（１０ｍａ）であり、１０
ｍ！＋と１８のインターバルタイマがタイムアウトして
、ＲＥＧＩのＱ１出力及びＱ２出力信号が”１″の場合
を考える。この場合ニハ、ＴＭＲＮＧ信号は”０１″で
あｊ５、ＤＥＣ１５のＱ１出力信号が１″となるので、
Ｇ４の出力信号が“１”になり、Ｇ７の出力信号Ｉ Ｔ
ＭＥ Ｑも１″となｆｉｌ、ＴＣＷに有効であシ、か
つ、タイムレンジで指定されたインターバルタイマがタ
イムアウトしていることがわかる。
このように、ｌｏｍｌｌとｌｌＩのインターバルタイマ
がタイムアウトした場合には、ＴＣＭＩＯ内のタイムレ
ンジが１０１”（１０ｍｍ）又は１１０′（１ｓ）のＴ
ＣＷはすべてタイマ更新の対象となり、タイマ値が−１
される。また、１０ｍ５．ＩｓとＩＭＩＮのインターバ
ルタイマがタイムアウトした場合には、ＴＣＭＩＯ内の
タイムレンジが１０１″（１０ｍｍ）、′１０″０」）
又は１１″（ＩＭＩＮ）のＴＣＷはすべてタイマ更新の
対象となる。
がタイムアウトした場合には、ＴＣＭＩＯ内のタイムレ
ンジが１０１”（１０ｍｍ）又は１１０′（１ｓ）のＴ
ＣＷはすべてタイマ更新の対象となり、タイマ値が−１
される。また、１０ｍ５．ＩｓとＩＭＩＮのインターバ
ルタイマがタイムアウトした場合には、ＴＣＭＩＯ内の
タイムレンジが１０１″（１０ｍｍ）、′１０″０」）
又は１１″（ＩＭＩＮ）のＴＣＷはすべてタイマ更新の
対象となる。
ＩＴＭＥＱ信号が ｍ１ｌｌの場合には、ＴＣＲ１４の
ＴＣＷのタイマ値フィールドの値を−１する。この結果
、タイマ値が０になら々ければ、ＴＣＷをＴＣＭＩＯの
もとの位置に格納し、ＰｒＢ６を＋１して次のＴＣＷの
処理に進む。
ＴＣＷのタイマ値フィールドの値を−１する。この結果
、タイマ値が０になら々ければ、ＴＣＷをＴＣＭＩＯの
もとの位置に格納し、ＰｒＢ６を＋１して次のＴＣＷの
処理に進む。
タイマ値が０になった場合は、タイマ設定後、ＴＣＷの
タイムレンジフィールドとタイマ値フィールドで指定さ
れた時間が経過したことを意味する。この場合には、Ｔ
ＣＭＩＯ内のＴＣＷを無効化した後、ＴＣＷをＴＣＲ１
４に保持したまま、ＴＭＯＵＴ信号をＯＮにして、ＣＰ
ＵＩに割込みを要求する。
タイムレンジフィールドとタイマ値フィールドで指定さ
れた時間が経過したことを意味する。この場合には、Ｔ
ＣＭＩＯ内のＴＣＷを無効化した後、ＴＣＷをＴＣＲ１
４に保持したまま、ＴＭＯＵＴ信号をＯＮにして、ＣＰ
ＵＩに割込みを要求する。
ＴＭＯＵＴ信号がＯＮになると、ＣＰＵＩでは割込みが
発生し、プログラムは、ＴＣＲ１４読出しの入力命令を
実行して割込み原因のＴＣＷを読み出す。このＴＣＷの
タイマ種別フィールドの内容から、以前に設定したどの
タイマがタイムアウトしたかを知る。
発生し、プログラムは、ＴＣＲ１４読出しの入力命令を
実行して割込み原因のＴＣＷを読み出す。このＴＣＷの
タイマ種別フィールドの内容から、以前に設定したどの
タイマがタイムアウトしたかを知る。
タイマ制御回路１３け、ＴＣＲ１４読出しの入力命令が
実行されるのを待って、次のＴＣＷの処理に進む。
実行されるのを待って、次のＴＣＷの処理に進む。
ＰｒＢ６が１０２４ Ｋなり、ＴＣＭＩＯの全領峻の処
理が完了したならば、タイマ更新処理を終了する。
理が完了したならば、タイマ更新処理を終了する。
なお、タイマ制御回路１３のマイクロプログラムは、Ｃ
ＰＵＩからの入力命令及び出力命令の処理をタイマ更新
処理より優先させて処理するようになっておシ、タイマ
更新処理を実行中の場合にも、その途中の処理の区切り
において、ＣＰＵＩからの入力命令及び出力命令の処理
を実行することができることを付は加えておく。
ＰＵＩからの入力命令及び出力命令の処理をタイマ更新
処理より優先させて処理するようになっておシ、タイマ
更新処理を実行中の場合にも、その途中の処理の区切り
において、ＣＰＵＩからの入力命令及び出力命令の処理
を実行することができることを付は加えておく。
以上説明したように、本発明でｔｆｌｅｍｓ、ｉｍ及び
ＩＭＩＮ周期の３種類のインターバルタイマのうちの複
数個が同時にタイムアウトした場合にも、これによシ起
動されるタイマ更新処理を１回のＴＣＭＩＯの走査で行
うようにしたので、タイマ制御回路１３における処理の
集中を回避することができる。
ＩＭＩＮ周期の３種類のインターバルタイマのうちの複
数個が同時にタイムアウトした場合にも、これによシ起
動されるタイマ更新処理を１回のＴＣＭＩＯの走査で行
うようにしたので、タイマ制御回路１３における処理の
集中を回避することができる。
タイマ制御回路１３に処理が集中すると、１０ｍｍに１
回行うはずのタイマ更新処理が間に合わなくなり、タイ
マ更新が１回抜けてしまう等の誤動作が発生する場合が
あるが、本発明により、防止することが可能となる。
回行うはずのタイマ更新処理が間に合わなくなり、タイ
マ更新が１回抜けてしまう等の誤動作が発生する場合が
あるが、本発明により、防止することが可能となる。
（へ）発明の効果
本発明によれば、複数のインターバルタイマが同時にタ
イムアウトした場合にも、それＫより起動されるタイマ
更新処理は１回で済ませることが可能となり、タイマ機
構における処理の集中、及びそれに起因する誤動作を回
避することができる。
イムアウトした場合にも、それＫより起動されるタイマ
更新処理は１回で済ませることが可能となり、タイマ機
構における処理の集中、及びそれに起因する誤動作を回
避することができる。
第１図は本発明のタイマ機構を備えた情報処理装置のシ
ステム構成図、第２図はタイマ制御語の形式を示す図、
第３図及び第４図はタイマ制御部のブロック構成図、第
５図及び第６図はタイマ制御回路の処理を示すフローチ
ャートである。 第１図 第２図
ステム構成図、第２図はタイマ制御語の形式を示す図、
第３図及び第４図はタイマ制御部のブロック構成図、第
５図及び第６図はタイマ制御回路の処理を示すフローチ
ャートである。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 少すくトもインターバルタイマ指定情報とタイマ値情報
とを含むタイマ制御語を複数個保持可能な記憶手段と、
複数の固定周期のインターバルタイマのいずれかがタイ
ムアウトしたことによシ起動されて、前記記憶手段に保
持されている。すべてのタイマ制御語を順次走査して、
インターバルタイマ指定情報で指定されるインターバル
タイマがタイムアウトした場合には、当該タイマ制御語
のタイマ値情報の更新を行う。 タイマ更新手段とを備えたタイマ機構において、複数の
インターバルタイマが同時にタイムアウトした場合に、
それら複数のインターバルタイマのいずれかと、前記記
憶手段から読み出したタイマ制御語のインターバルタイ
マ指定情報で指定される。インターバルタイマが一致す
るか否かを判定する判定手段を設け、複数のインク−パ
ルタイマが同時にタイムアウトした場合には、それら複
数のインターバルタイマに対応するタイマ制御語を酌記
判定手段により検出し、それらのタイマ値情報の更新を
前記記憶手段の１回の走査で行うことを特徴とするタイ
マ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042715A JPS60186939A (ja) | 1984-03-06 | 1984-03-06 | タイマ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59042715A JPS60186939A (ja) | 1984-03-06 | 1984-03-06 | タイマ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60186939A true JPS60186939A (ja) | 1985-09-24 |
Family
ID=12643762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59042715A Pending JPS60186939A (ja) | 1984-03-06 | 1984-03-06 | タイマ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250119A (ja) * | 1988-08-19 | 1990-10-05 | Motorola Inc | 多重タイマ基準機能を有するタイマ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120640A (en) * | 1975-04-16 | 1976-10-22 | Mitsubishi Electric Corp | Time counting method |
-
1984
- 1984-03-06 JP JP59042715A patent/JPS60186939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51120640A (en) * | 1975-04-16 | 1976-10-22 | Mitsubishi Electric Corp | Time counting method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250119A (ja) * | 1988-08-19 | 1990-10-05 | Motorola Inc | 多重タイマ基準機能を有するタイマ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4591977A (en) | Plurality of processors where access to the common memory requires only a single clock interval | |
| US4428044A (en) | Peripheral unit controller | |
| US4684885A (en) | Arrangement for on-line diagnostic testing of an off-line standby processor in a duplicated processor configuration | |
| JPS60258671A (ja) | プロセツサ | |
| JPH0221018B2 (ja) | ||
| JPS60254346A (ja) | マルチプロセツサシステム | |
| US4095268A (en) | System for stopping and restarting the operation of a data processor | |
| JP2548428B2 (ja) | タイミング発生装置 | |
| JPS6159516A (ja) | タイマ機構 | |
| SU930274A1 (ru) | Устройство программного управлени исполнительными механизмами | |
| JPH05165758A (ja) | 入出力装置のアドレス設定方式 | |
| JPS60235251A (ja) | タイマ機構 | |
| JPS62190544A (ja) | プログラマブル・コントロ−ラの上位リンクユニツト | |
| JPS615363A (ja) | 共有メモリの制御装置 | |
| JP2870812B2 (ja) | 並列処理プロセッサ | |
| JP2793258B2 (ja) | 位置決め制御装置のデータ設定方法 | |
| JPS6117425B2 (ja) | ||
| JPS59231639A (ja) | 端末インタ−フエ−ス装置 | |
| JPH02126331A (ja) | マイクロプログラム制御装置 | |
| JPH0374751A (ja) | 入出力制御装置 | |
| JPH0514290B2 (ja) | ||
| JPH09325935A (ja) | バス切り換え回路 | |
| JPS61121153A (ja) | プロセツサ間通信制御方式 | |
| JPH04162150A (ja) | ウォッチドッグタイマ制御回路 | |
| JPS578861A (en) | Microprocessor system |