JPS60235251A - タイマ機構 - Google Patents
タイマ機構Info
- Publication number
- JPS60235251A JPS60235251A JP59092189A JP9218984A JPS60235251A JP S60235251 A JPS60235251 A JP S60235251A JP 59092189 A JP59092189 A JP 59092189A JP 9218984 A JP9218984 A JP 9218984A JP S60235251 A JPS60235251 A JP S60235251A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- address
- tcw
- storage means
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は情報処理装置のタイマ機構に係り、特に、多数
の種類のタイマを同時に設定することが可能なタイマ機
構に関する。
の種類のタイマを同時に設定することが可能なタイマ機
構に関する。
（ロ）従来技術と問題点
多数の使用者に対する処理を時分割多重で実行するＴ’
ＳＳシステムの情報処理装置、又は多数の通信回線を時
分割多重で制御する通信制御処理装置等では、ＴＳＳの
各使用者あるいは通信を行っている各回線毎に複数種類
ずつのタイマを同時にかけることがある。これらのタイ
マは、各種の時間監視あるいは遅延処理などの目的で使
用される。
ＳＳシステムの情報処理装置、又は多数の通信回線を時
分割多重で制御する通信制御処理装置等では、ＴＳＳの
各使用者あるいは通信を行っている各回線毎に複数種類
ずつのタイマを同時にかけることがある。これらのタイ
マは、各種の時間監視あるいは遅延処理などの目的で使
用される。
従来、これらのタイマ機能は、情報処理装置上で走行す
るソフトウェアにより実現されることが多かったが、タ
イマ処理のだめのソフトウェアの負荷が大きい等の問題
があった。
るソフトウェアにより実現されることが多かったが、タ
イマ処理のだめのソフトウェアの負荷が大きい等の問題
があった。
（ハ）発明の目的
本発明の目的は、多数の種類のタイマを同時に設定する
ことが可能であり、一度設定したタイマを高速に無効化
することが可能な、ソフトウェアの負荷が小さいタイマ
機構を提供することにある。
ことが可能であり、一度設定したタイマを高速に無効化
することが可能な、ソフトウェアの負荷が小さいタイマ
機構を提供することにある。
（ニ）発明の構成
上記目的を達成するために本発明は少なくともタイマ値
情＋１３を含むタイマ制御語を複数個保持可能な第１の
記憶手段と、 予しめ定められた周期で第１の記憶手段に保持されてい
るタイマ制御語を読み出してタイマ値情報の更新を行い
、タイムアウト検出時にはタイムアラ１へ処理を行うタ
イマ更新手段とを備えたタイマ機構において、第１の記
憶手段の未使用領域のアドレスを示すアドレス情報を複
数個登録可能な第２の記憶手段と、 第２の記１ａ手段に対するアドレス情報の登録及び切出
しを制御する手段とを設け、 第２の記１．ａ手段からア）・レス情報を切り出して該
アドレス情報で指定される第１の記す、ａ手段の領域に
タイマ制御語を書き込むことによりタイマの設定を行い
、該アドレス情報で指定される第１の記憶手段の領域の
タイマ制御語を無効化した後に該アドレス情報を第２の
記憶手段に登録することにより以前に設定したタイマの
無効化を行うことを可能としたことを特徴とする。
情＋１３を含むタイマ制御語を複数個保持可能な第１の
記憶手段と、 予しめ定められた周期で第１の記憶手段に保持されてい
るタイマ制御語を読み出してタイマ値情報の更新を行い
、タイムアウト検出時にはタイムアラ１へ処理を行うタ
イマ更新手段とを備えたタイマ機構において、第１の記
憶手段の未使用領域のアドレスを示すアドレス情報を複
数個登録可能な第２の記憶手段と、 第２の記１ａ手段に対するアドレス情報の登録及び切出
しを制御する手段とを設け、 第２の記１．ａ手段からア）・レス情報を切り出して該
アドレス情報で指定される第１の記す、ａ手段の領域に
タイマ制御語を書き込むことによりタイマの設定を行い
、該アドレス情報で指定される第１の記憶手段の領域の
タイマ制御語を無効化した後に該アドレス情報を第２の
記憶手段に登録することにより以前に設定したタイマの
無効化を行うことを可能としたことを特徴とする。
（ホ）発明の実施例
本発明のタイマ機構を備えた情報処理装置のシステム構
成を第Ｆ図に示す。中央処理装置ＣＰ Ｕｌば記憶装置
ＭＥＭ２に格納されたプログラムを読み出して実行する
。また、データチャネル装置Ｄ ＣＨ３を経由して入出
力装置ｌ０Ｄ４を制御し、入出力動作を行う。タイマ制
御部ＴＭＣ５は本発明のタイマ機構であり、共通ハス６
を経由してＣＰＵＩに接続され、ＣＰＵＩからの指示に
応答して、タイマの設定処理及びタイマの無効化処理を
行う。また、ＣＰＵＩとは独立に、一定周期でタイマ更
新処理を行い、以前に設定されたタイマのタイムアウト
を検出すると、ＣＰＵＩへ割込みにより通知する。
成を第Ｆ図に示す。中央処理装置ＣＰ Ｕｌば記憶装置
ＭＥＭ２に格納されたプログラムを読み出して実行する
。また、データチャネル装置Ｄ ＣＨ３を経由して入出
力装置ｌ０Ｄ４を制御し、入出力動作を行う。タイマ制
御部ＴＭＣ５は本発明のタイマ機構であり、共通ハス６
を経由してＣＰＵＩに接続され、ＣＰＵＩからの指示に
応答して、タイマの設定処理及びタイマの無効化処理を
行う。また、ＣＰＵＩとは独立に、一定周期でタイマ更
新処理を行い、以前に設定されたタイマのタイムアウト
を検出すると、ＣＰＵＩへ割込みにより通知する。
タイマ制御語ＴＣＷの形式を第２図に示す。ＴＣＷのク
イＪ８レンジフィールドはＴＣＷの有効性及び、タイマ
の時間値の単位を指定する。タイマの時間値の単位とし
ては、ｌ０ｍ５．Ｉｓ、ＬＭ＋Ｎの３種類のいずれかを
指定できる。タイマ値フィールドは、１〜２５６のタイ
マの時間値を指定し、ａｌｌｌＩ Ｑ Ｉ＋は最大値２
５６を表わす。タイマ秤別フィールドはプログラムが任
意に設定するタイマの種類を表わすもので、タイマ制御
部５は特に意識−Ｖず、単なるデータとして扱う。本フ
ィールｌ′は、プログラムが設定した複数のタイマのい
ずれかがタイムアラｌ−したとき、どのタイマかタイム
アウトしたのかをプログラムが識別するために必要であ
る。本フィールドの内容としては、例えば複数の使用者
に対する処理を時分割多重で実行するＴＳＳシステムの
情報処理装置では使用者を識別するだめの情幸ドが含ま
れるし、複数の通信回線を制御する通信制御処理装置で
は、通信回線を識別する回線番号及び文字量監視タイマ
、電文開始行タイマ、電文終結待タイマ等のタイマの種
類を識別するための情報が含まれる。
イＪ８レンジフィールドはＴＣＷの有効性及び、タイマ
の時間値の単位を指定する。タイマの時間値の単位とし
ては、ｌ０ｍ５．Ｉｓ、ＬＭ＋Ｎの３種類のいずれかを
指定できる。タイマ値フィールドは、１〜２５６のタイ
マの時間値を指定し、ａｌｌｌＩ Ｑ Ｉ＋は最大値２
５６を表わす。タイマ秤別フィールドはプログラムが任
意に設定するタイマの種類を表わすもので、タイマ制御
部５は特に意識−Ｖず、単なるデータとして扱う。本フ
ィールｌ′は、プログラムが設定した複数のタイマのい
ずれかがタイムアラｌ−したとき、どのタイマかタイム
アウトしたのかをプログラムが識別するために必要であ
る。本フィールドの内容としては、例えば複数の使用者
に対する処理を時分割多重で実行するＴＳＳシステムの
情報処理装置では使用者を識別するだめの情幸ドが含ま
れるし、複数の通信回線を制御する通信制御処理装置で
は、通信回線を識別する回線番号及び文字量監視タイマ
、電文開始行タイマ、電文終結待タイマ等のタイマの種
類を識別するための情報が含まれる。
タイマ制御部ＴＭＣ５のブロック構成を第３図及び第４
図に示す。ＴＣＭＩＯは、ＴＣＷを最大１０２４個保持
可能な１０２４語構成のＲＡＭ （。
図に示す。ＴＣＭＩＯは、ＴＣＷを最大１０２４個保持
可能な１０２４語構成のＲＡＭ （。
ランダムアクセスメモリ）であり、アドレスポインタレ
ジスタとしてＰＴＲ２及びＰＴＲ３を持つ。
ジスタとしてＰＴＲ２及びＰＴＲ３を持つ。
ＴＡＭＩＩは、ＴＣＷの空領域のアトルスを最大１０２
４個保持可能な１０２４語構成のＲＡＭであり、アドレ
スポインタレジスタとしてＰＴＲｌを持つ。インターバ
ルタイマ回路１２は、１０ｍ５．Ｉｓ、ＩＭＩＮ周期の
基準信号を発生ずる回路である。タイマ制御回路１３は
、ＴＭＣ５全体の動作を制御するマイクロプログラム制
御方式の制御回路であり、その処理のフローチャートを
第５図及び第６図に示す。
４個保持可能な１０２４語構成のＲＡＭであり、アドレ
スポインタレジスタとしてＰＴＲｌを持つ。インターバ
ルタイマ回路１２は、１０ｍ５．Ｉｓ、ＩＭＩＮ周期の
基準信号を発生ずる回路である。タイマ制御回路１３は
、ＴＭＣ５全体の動作を制御するマイクロプログラム制
御方式の制御回路であり、その処理のフローチャートを
第５図及び第６図に示す。
タイマの設定は、プログラムがタイマセントの出力命令
を実行してタイマ制御語ＴＣＷを出力することにより行
う。これにより、ＣＰＵ １は共通パス上６にＴＣＷの
データを送出し、ＴＭＳＥＴ信号をＩＩ Ｉ ＩＩにす
る。するとタイマ制御部５は、タイマセントの出力命令
処理を開始する。まず、ＰＴＲ１の値をアドレスとして
ＴＡＭＩＩに格納されているＴＣＭＩＯの空領域のアド
レスを１個Ｋｋ ／’Ｊ出してＰＴＲ２にセットした（
多、ＰＴＲ１の値を−１する。これにより、ＴＡＭＩＩ
に登録されていた空領域アドレスを１個だけ切り出した
ことになる。この空領域アドレスをアドレスとして共通
バス６上のＴＣＷをＴＣＭＩＩに格納し、出力命令を終
了させる。なお、初期状態では、ＴＣＭｌｌのずべての
アドレスの内容はａ１■ｌＩＯ＋１であり、ＴＡＭＩＩ
にばＯ，−，１０２３の１０２４個の空領域アドレスが
登録されているものとする。
を実行してタイマ制御語ＴＣＷを出力することにより行
う。これにより、ＣＰＵ １は共通パス上６にＴＣＷの
データを送出し、ＴＭＳＥＴ信号をＩＩ Ｉ ＩＩにす
る。するとタイマ制御部５は、タイマセントの出力命令
処理を開始する。まず、ＰＴＲ１の値をアドレスとして
ＴＡＭＩＩに格納されているＴＣＭＩＯの空領域のアド
レスを１個Ｋｋ ／’Ｊ出してＰＴＲ２にセットした（
多、ＰＴＲ１の値を−１する。これにより、ＴＡＭＩＩ
に登録されていた空領域アドレスを１個だけ切り出した
ことになる。この空領域アドレスをアドレスとして共通
バス６上のＴＣＷをＴＣＭＩＩに格納し、出力命令を終
了させる。なお、初期状態では、ＴＣＭｌｌのずべての
アドレスの内容はａ１■ｌＩＯ＋１であり、ＴＡＭＩＩ
にばＯ，−，１０２３の１０２４個の空領域アドレスが
登録されているものとする。
プログラムはタイマセントの出力命令を実行してタイマ
を設定した後に、ＰＴＲ２読み出しの入力命令を実行し
て、ＴＣＷが格納されたＴＣＭＩＯのアドレスを読めだ
して記憶しておく。この場合には、ＣＰＵＩからのＰＴ
Ｒ２ＲＤ信号が１′′となり、タイマ制御回路１３はＰ
ＴＲ２のデータを共通ハス６を経由してＣＰＵ１へ転送
する。
を設定した後に、ＰＴＲ２読み出しの入力命令を実行し
て、ＴＣＷが格納されたＴＣＭＩＯのアドレスを読めだ
して記憶しておく。この場合には、ＣＰＵＩからのＰＴ
Ｒ２ＲＤ信号が１′′となり、タイマ制御回路１３はＰ
ＴＲ２のデータを共通ハス６を経由してＣＰＵ１へ転送
する。
一度設定したタイマの無効化は、プログラムがタイマキ
ャンセルの出力命令を実行して、無効化するＴＣＷの格
納されているＴＣＭＩＯのアドレスを出力することによ
り行う。これによりＣＰＵ１は共通バス６上にＴＣＭＩ
Ｏのアドレスを送出し、ＴＭＣＮＣＬ信号をＩＴ ｉ
ＩＩにする。すると、タイマ制御回路１３は、タイマキ
ャンセルの出力命令処理を実行する。まず、共通バス６
上のＴＣＭＩＯのアドレスをＰＴＲ２にセットし、ＰＴ
Ｒ２の値をアドレスとしてＴＣＭＩＯにａ Ｉ ］ ”
Ｑ″のデータを書き込む。次に、ＰＴＲ１の値を＋１
し、ＰＴＲ１の値をアドレスとして共通ハス６上のＴＣ
ＭアドレスをＴＡＭＩＩに書き込む。これにより、ＴＣ
ＭＩＯ内のＴＣＷを無効化し、そのＴＣＭＩＯのアドレ
スをＴＡＭＩＩに再度、登録したことになる。
ャンセルの出力命令を実行して、無効化するＴＣＷの格
納されているＴＣＭＩＯのアドレスを出力することによ
り行う。これによりＣＰＵ１は共通バス６上にＴＣＭＩ
Ｏのアドレスを送出し、ＴＭＣＮＣＬ信号をＩＴ ｉ
ＩＩにする。すると、タイマ制御回路１３は、タイマキ
ャンセルの出力命令処理を実行する。まず、共通バス６
上のＴＣＭＩＯのアドレスをＰＴＲ２にセットし、ＰＴ
Ｒ２の値をアドレスとしてＴＣＭＩＯにａ Ｉ ］ ”
Ｑ″のデータを書き込む。次に、ＰＴＲ１の値を＋１
し、ＰＴＲ１の値をアドレスとして共通ハス６上のＴＣ
ＭアドレスをＴＡＭＩＩに書き込む。これにより、ＴＣ
ＭＩＯ内のＴＣＷを無効化し、そのＴＣＭＩＯのアドレ
スをＴＡＭＩＩに再度、登録したことになる。
次に、タイマ更新処理について説明する。
３種類の周期のインターバルタイマのいずれががタイム
アウトして、インターバルタイマ回路１２の出力信号１
０ｍ５．Ｉｓ又はＩＭＩＮ信号がＩＩ Ｉ ＩＩになる
と、５−Ｒ７リソプ７０７プＦＦ １゜ＦＦ２又はＦＦ
３がセットされ、ＯＲゲートＧ３の出力信号ＴＴＭＯＵ
Ｔ信号が′１″になる。すると、タイマ制御回路１３ば
、タイマ更新処理を開始する。
アウトして、インターバルタイマ回路１２の出力信号１
０ｍ５．Ｉｓ又はＩＭＩＮ信号がＩＩ Ｉ ＩＩになる
と、５−Ｒ７リソプ７０７プＦＦ １゜ＦＦ２又はＦＦ
３がセットされ、ＯＲゲートＧ３の出力信号ＴＴＭＯＵ
Ｔ信号が′１″になる。すると、タイマ制御回路１３ば
、タイマ更新処理を開始する。
最初に、ＩＴＭＲ３信号をＯＮにし７ＦＦ１゜ＦＦ２及
びＦＦ３の出力信号をレジスタＲＥＧＩにセットすると
同時に、ＦＦＩ、ＦＦ２及びＦＦ３をリセツトする。次
にＰＴＲ３に初期値０をセットして、ＴＣＭＬＯの走査
を開始する。
びＦＦ３の出力信号をレジスタＲＥＧＩにセットすると
同時に、ＦＦＩ、ＦＦ２及びＦＦ３をリセツトする。次
にＰＴＲ３に初期値０をセットして、ＴＣＭＬＯの走査
を開始する。
まず、ＰＴＲ３の値をアドレスとしてＴＣＭＩＯからＴ
ＣＷを読み出してＴＣＲ１４にセットする。
ＣＷを読み出してＴＣＲ１４にセットする。
次に、そのＴＣＷが有効であり、がっ、タイムレンジフ
ィールドで指定されたインターバルタイマがタイムアラ
ｌ−しているがどろかを調べる。これは、ＴＣＲ１４の
タイムレンジフィールドをデコードするデコーダＤＥＣ
１５及びＡＮＤゲートＧ４〜Ｇ６．ＯＲゲートＧ７によ
り作成される■ＴＭＥＱ信号を検査することにより行う
。いま、ＴＣＲ１４にセットされているＴＣＷのタイム
レンジフィールドの値がＩＴ Ｏビ’ （１０ｍ５）で
あり、１０ｍｓと１３のインターバルタイマがタイムア
ウトして、ＲＥＧＩのＱ１出カ及びＱ２出カ信号がＩＩ
Ｉ １１の場合を考える。この場合には、ＴＭＲＮＧ
信号はｏＩＬ′であり、ＤＥＣ１５（７）。
ィールドで指定されたインターバルタイマがタイムアラ
ｌ−しているがどろかを調べる。これは、ＴＣＲ１４の
タイムレンジフィールドをデコードするデコーダＤＥＣ
１５及びＡＮＤゲートＧ４〜Ｇ６．ＯＲゲートＧ７によ
り作成される■ＴＭＥＱ信号を検査することにより行う
。いま、ＴＣＲ１４にセットされているＴＣＷのタイム
レンジフィールドの値がＩＴ Ｏビ’ （１０ｍ５）で
あり、１０ｍｓと１３のインターバルタイマがタイムア
ウトして、ＲＥＧＩのＱ１出カ及びＱ２出カ信号がＩＩ
Ｉ １１の場合を考える。この場合には、ＴＭＲＮＧ
信号はｏＩＬ′であり、ＤＥＣ１５（７）。
１出力信号が″ビ′となるので、Ｇ４の出力信号がＩＩ
Ｌ ＩＩになり、Ｇ７の出力信号ＩＴＭＥＱもＩ Ｉ
Ｉとなり、ＴＣＷは有効であり、かつタイムレンジで指
定されたインターバルタイマがタイムアウトしているこ
とがわかる。
Ｌ ＩＩになり、Ｇ７の出力信号ＩＴＭＥＱもＩ Ｉ
Ｉとなり、ＴＣＷは有効であり、かつタイムレンジで指
定されたインターバルタイマがタイムアウトしているこ
とがわかる。
このように、１０ｍ５と１８のインターバルタイマがタ
イムアウトした場合には、ＴＣＭＩＯ内のタイムレンジ
がＬＬｏｌｌＬ（１ｏｍｓ）又はｌ′１０１′ （１ｓ
）のＴＣＷはすべてタイマ更新の対象となり、タイマ値
が−１される。また、ｌｏｍｓ。
イムアウトした場合には、ＴＣＭＩＯ内のタイムレンジ
がＬＬｏｌｌＬ（１ｏｍｓ）又はｌ′１０１′ （１ｓ
）のＴＣＷはすべてタイマ更新の対象となり、タイマ値
が−１される。また、ｌｏｍｓ。
ＩＳとＩＭＩＮのインターバルタイマがタイムアウトし
た場合には、ＴＣＭ内のタイムレンジがＩＩＯｌｌｌ（
１０ｍｓ）、 １０１１（Ｉｓ）又は′冒０ １’ＭＩＭＩＮ）のＴＣＷはずべてタイマ更新の対象と
なる。
た場合には、ＴＣＭ内のタイムレンジがＩＩＯｌｌｌ（
１０ｍｓ）、 １０１１（Ｉｓ）又は′冒０ １’ＭＩＭＩＮ）のＴＣＷはずべてタイマ更新の対象と
なる。
ＩＴＭＥＱ信号がＩＩ Ｉ ＩＩの場合には、ＴＣＲ１
４のＴＣＷのタイマ値フィールドの値を−１する。
４のＴＣＷのタイマ値フィールドの値を−１する。
この結果、タイマ値が０にならなげれば、ＴＣＷを’Ｆ
ＣＭ１０のもとの位置に格納し、ＰＴＲ３を＋１して次
のＴＣＷの処理に進む。
ＣＭ１０のもとの位置に格納し、ＰＴＲ３を＋１して次
のＴＣＷの処理に進む。
タイマ値が０になった場合は、タイマ設定後、ＴＣＷの
タイムレンジフィールドとタイマ値フィールドで指定さ
れた時間が経過したことを意味する。この場合には、Ｔ
ＣＭＩＯ内のＴＣＷを無効化した後、”ＦｃｗをＴＣＲ
１４に保持したまま、Ｔ Ｍ ＯＵ Ｔ信号をＯＮにし
て、ＣＰＵＩに割込めを要求する。
タイムレンジフィールドとタイマ値フィールドで指定さ
れた時間が経過したことを意味する。この場合には、Ｔ
ＣＭＩＯ内のＴＣＷを無効化した後、”ＦｃｗをＴＣＲ
１４に保持したまま、Ｔ Ｍ ＯＵ Ｔ信号をＯＮにし
て、ＣＰＵＩに割込めを要求する。
ＴＭＯＵＴ信号がＯＮになると、ＣＰＵＩでは割込みが
発生し、プログラムは、ＴＣＲ１４読出しの入力命令を
実行して割込み原因のＴＣＷを読め出す。このＴＣＷの
タイマ種別フィールドの内容から、以前に設定したどの
タイマがタイムアウトシたかを知る。
発生し、プログラムは、ＴＣＲ１４読出しの入力命令を
実行して割込み原因のＴＣＷを読め出す。このＴＣＷの
タイマ種別フィールドの内容から、以前に設定したどの
タイマがタイムアウトシたかを知る。
タイマ制御回路１３は、ＴＣＲ１４読出しの入力命令が
実行されるのを待って、次のＴＣＷの処理に進む。
実行されるのを待って、次のＴＣＷの処理に進む。
ＰＴＲ３が１０２４になり、ＴＣＭＩＯの全領域の処理
が完了したならば、タイマ更新処理を終了する。
が完了したならば、タイマ更新処理を終了する。
なお、タイマ制御回路１３のマイクロプログラムは、Ｃ
ＰＵＩからの入力命令及び出力命令の処理をタイマ更新
処理より優先させて処理するようになっており、タイマ
更新処理を実行中の場合にもその途中の処理の区切りに
おいて、ＣＰ ｔＪ ］からの入力命令及び出力命令の
処理を実行することができることを付は加えておく。
ＰＵＩからの入力命令及び出力命令の処理をタイマ更新
処理より優先させて処理するようになっており、タイマ
更新処理を実行中の場合にもその途中の処理の区切りに
おいて、ＣＰ ｔＪ ］からの入力命令及び出力命令の
処理を実行することができることを付は加えておく。
（へ）発明の効果
本発明によれば、タイマ制御語を保持する゛「ＣＭＩＯ
の空領域のアドレスを保持するＴＡＭＩＩを設けたこと
により、多数の種類のタイマを同時に設定でき、一度設
定したタイマを高速に無効化できるソフトウェアの負荷
が小さいタイマ機構を実現することができる。
の空領域のアドレスを保持するＴＡＭＩＩを設けたこと
により、多数の種類のタイマを同時に設定でき、一度設
定したタイマを高速に無効化できるソフトウェアの負荷
が小さいタイマ機構を実現することができる。
１
第１図は本発明のタイマ機構を備えた情報処理装置のシ
ステム構成図、第２図はタイマ制御語の形式を示す図、
第３図及び第４図はタイマ制御部のブロック構成図、第
５図及び第６図はタイマ制御回路の処理を示すフローチ
ャートである。 １２ ２
ステム構成図、第２図はタイマ制御語の形式を示す図、
第３図及び第４図はタイマ制御部のブロック構成図、第
５図及び第６図はタイマ制御回路の処理を示すフローチ
ャートである。 １２ ２
Claims (1)
- 【特許請求の範囲】 少なくともタイマ値情報を含むタイマ制御語を複数個保
持可能な第１の記憶手段と、 予しめ定められた周期で第１の記憶手段に保持されてい
るタイマ制御語を読み出してタイマ値情報の更新を行い
、タイムアウト検出時にはタイムアウト処理を行うタイ
マ更新手段とを備えたタイマ機構において、 第１の記憶手段の未使用領域のアドレスを示すアドレス
情報を複数個登録可能な第２の記憶手段と、 第２の記憶手段に対するアドレス情報の登録及び切出し
を制御する手段とを設け、 第２の記憶手段からアドレス情報を切り出して該アドレ
ス情報で指定される第１の記憶手段の領域にタイマ制御
語を書き込むことによりタイマの設定を行い、該アドレ
ス情報で指定される第１の記憶手段の領域のタイマ制御
語を無効化した後に該アドレス情報を第２の記憶手段に
登録することにより以前に設定したタイマの無効化を行
うことを可能としたことを特徴とするタイマ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092189A JPS60235251A (ja) | 1984-05-09 | 1984-05-09 | タイマ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092189A JPS60235251A (ja) | 1984-05-09 | 1984-05-09 | タイマ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235251A true JPS60235251A (ja) | 1985-11-21 |
Family
ID=14047485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092189A Pending JPS60235251A (ja) | 1984-05-09 | 1984-05-09 | タイマ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104152A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | 時分割多重タイマ方式 |
-
1984
- 1984-05-09 JP JP59092189A patent/JPS60235251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104152A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | 時分割多重タイマ方式 |
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